[发明专利]同步分频电路

摘要

本发明公开了一种同步分频电路，包括一n位分频移位寄存器，第n‑1位寄存器输入端与一选择电路输出端连接，该选择电路的“0”输入端输入常数；第n‑2位寄存器至第1位寄存器中，各相邻的两位寄存器之间均设有一选择器，各选择器的输出端均与前一位寄存器数据输入端连接，各选择器的“0”输入端均与后一位寄存器输出端连接；所有选择器和选择电路的“1”输入端均与第0位寄存器输出端连接，选择控制端分别与分频倍数寄存器连接；每位寄存器的置位端分别与置位配置寄存器连接，复位端分别与复位配置寄存器连接，时钟输入端输入源时钟；第0位寄存器输出分频后时钟。本发明能进行大于等于2的任意整数倍分频，并能在一定范围内调整其时钟波形。

主权项

一种同步分频电路，其特征在于，包括：一n位分频移位寄存器、一分频倍数寄存器、一置位配置寄存器和一复位配置寄存器；第n‑1位寄存器的数据输入端与一选择电路的输出端连接，该选择电路的“1”输入端与第0位寄存器的输出端相连接，该选择电路的“0”输入端输入一常数，该选择电路的选择控制端与所述分频倍数寄存器的最高位相连接；第n‑2位寄存器至第1位寄存器中，各相邻的两位寄存器之间均设有一选择器；各选择器的输出端均与前一位寄存器的数据输入端相连接，各选择器的“0”输入端均与后一位寄存器的输出端相连接，各选择器的“1”输入端均与第0位寄存器的输出端相连接；各选择器的选择控制端分别与所述分频倍数寄存器的对应位相连接，由所述分频倍数寄存器对应位的值确定相应所述选择器和选择电路的输出；每位寄存器的置位端分别与所述置位配置寄存器的对应位相连接；每位寄存器的复位端分别与所述复位配置寄存器的对应位相连接；每位寄存器的时钟输入端分别输入源时钟，由源时钟驱动所述分频移位寄存器；第0位寄存器的数据输入端与第1位寄存器的输出端相连接；第0位寄存器的输出为分频后的时钟输出信号；其中，n为大于等于2的正整数，所述选择电路和选择器均为二选一的二路选择器。