[发明专利]一种降低部分SOI PD MOSFET接触电阻和寄生电容的方法

摘要

本发明提供的是降低SOI PD MOSFET接触电阻和寄生电容的方法。包括在硅衬底1上外延生长SiGe层2，对中间的一段进行刻蚀，露出硅衬底1并生长外延硅层3；在外延硅层3上生长栅氧层6，在栅氧层6上淀积多晶硅栅材料，刻蚀形成栅电极7图形，淀积氮化硅介质层，回刻后形成栅侧墙8；在源漏区上方再生长硅层9，并形成N+重掺杂的外延硅层10；对SiGe层2进行横向选择性腐蚀，在源漏区与硅衬底1之间形成空气沟槽11；本发明本提供一种选择外延生长和横向刻蚀技术提高器件材料质量、减小闩锁效应、简化工艺步骤的降低SOI PD MOSFET接触电阻和寄生电容的方法。

主权项

一种降低SOI PD MOSFET接触电阻和寄生电容的方法，其特征在于包括以下步骤：①.在硅衬底（1）上外延生长一SiGe层（2），并对中间的一段进行刻蚀，露出硅衬底（1）；②.在SiGe层（2）和露出的衬底上方生长外延硅层（3），并对该外延硅层（3）进行机械抛光；③.在外延硅层（3）上方生长栅氧层（6），在栅氧层（6）上淀积多晶硅栅材料，刻蚀形成栅电极（7）图形，并以栅电极（7）为掩膜，刻蚀栅氧层（6），使两侧未掺杂的外延硅层（3）露出，并对两侧的外延硅层（3）进行N型轻掺杂；④.淀积氮化硅介质层，回刻后在栅电极（7）及栅氧层（6）两侧形成栅侧墙（8）；⑤.离子注入栅侧墙（8）两侧的外延层（5），使其N+重掺杂，而栅侧墙（8）下方的外N型外延层（4）保持N型轻掺杂；⑥.在源漏区上方再次外延生长硅层（9），抛光后使硅层（9）的上表面低于栅电极（7）的顶层，并对硅层（9）进行N+型掺杂，形成N+重掺杂的外延硅层（10），并与N+型外延层（5）以及N型外延层（4）共同构成器件的源漏区；⑦.对SiGe层（2）进行横向选择性腐蚀，在源漏区与硅衬底（1）之间形成空气沟槽（11）；⑧.最后进入后道工序，包括淀积钝化层、开接触孔以及金属化，即可制得该器件。