[发明专利]NMOS晶体管的制造方法有效
| 申请号： | 201110270175.0 | 申请日： | 2011-09-13 |
| 公开（公告）号： | CN103000522A | 公开（公告）日： | 2013-03-27 |
| 发明（设计）人： | 涂火金 | 申请（专利权）人： | 中芯国际集成电路制造（上海）有限公司 |
| 主分类号： | H01L21/336 | 分类号： | H01L21/336 |
| 代理公司： | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人： | 屈蘅;李时云 |
| 地址： | 201203 *** | 国省代码： | 上海;31 |
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| 摘要： | 本发明涉及一种NMOS晶体管的制造方法，该种方法包括以下步骤，提供半导体衬底，所述半导体衬底上具有包括栅介质层和伪栅极层的栅堆叠；在栅堆叠两侧的半导体衬底上掺杂N型离子，形成源极轻掺杂和漏极轻掺杂区；在栅堆叠侧壁形成侧墙，在源极区、漏极区选择性外延SiC层，从而对NMOS晶体管的沟道区施加拉应力；在栅堆叠两侧的半导体衬底上掺杂N型离子，形成源极重掺杂和漏极重掺杂区；移除所述伪栅极层。本发明的优点是选择性外延SiC层能够对NMOS晶体管的沟道区施加拉应力，并且移除伪栅极层后使得沟道内的拉应力进一步增强，载流子迁移率增大。 | ||
| 搜索关键词： | nmos 晶体管 制造 方法 | ||
【主权项】：
一种NMOS晶体管的制造方法，其特征在于，包括：提供半导体衬底，所述半导体衬底上具有包括栅介质层和伪栅极层的栅堆叠，所述伪栅极层包括至少两层不同材料；在栅堆叠两侧的半导体衬底中掺杂N型离子，形成源极轻掺杂区和漏极轻掺杂区；在栅堆叠侧壁上形成侧墙；在源极区、漏极区选择性外延SiC层；在栅堆叠两侧的半导体衬底中掺杂N型离子，形成源极重掺杂区和漏极重掺杂区；移除所述伪栅极层。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
