[发明专利]NMOS晶体管的制造方法

说明书

技术领域

本发明涉及半导体领域，尤其涉及一种NMOS晶体管的制造方法。

背景技术

随着半导体制造技术的飞速发展，半导体器件为了达到更快的运算速度、更大的数据存储量以及更多的功能，半导体晶片朝向高集成度方向发展，MOS器件的栅极特征尺寸已经进入深亚微米阶段，栅极下的导电沟道变得越来越细且长度变得更短，这样就对工艺的要求越来越高。

然而，当诸如晶体管的集成电路元件的尺寸缩小时，不可避免地损害了它们的恒定材料特性和物理效应，从一定程度上降低了这些元件的性能。因此，已经对晶体管的设计进行了很多新的创新，以便把这些元件的性能保持到合适的水平。

场效应晶体管(FET)中保持性能的重要因素为载流子迁移率，在通过非常簿的栅介质层来与沟道隔离的栅极上施加电压的情况下，载流子迁移率可以影响掺杂半导体沟道中流动的电流或电荷量。

已经知道，根据载流子的类型和应力方向，FET的沟道区中的机械应力可以显著地提高或降低载流子的迁移率。在FET中，拉应力能够提高电子迁移率，降低空穴迁移率，可以显著提高NMOS的性能；而压应力可以提高空穴的迁移率，降低电子迁移率，可以有力地提高PMOS的性能。现有技术中已经提出了大量的结构和材料的改进，以用于在半导体材料中引入拉应力和压应力，例如在US2006/0160307中，就提出了一种在MOSFET器件上通过沉积应力层，并选择性地刻蚀全部或部分栅极层，来提高沟道中的载流子迁移率的方案。

然而，现有技术通常通过单独的应力层或者应力界面来改变载流子的迁移率，这将不利于器件尺寸的持续缩小，并且导致复杂的制造工艺。而且随着目前半导体器件尺寸的减小，相应的沟道区域也随之减小。因此，当应力材料膨胀时，对于施加在沟道区域两侧的源极区和漏极区应力材料，其相应增加的应力非常有限。从而不能够很好的改善MOSFET晶体管，尤其是N-FET晶体管的性能，这样，其对应构成的CMOS电路的性能也相应地较差。因此，需要提供一种新的半导体器件的制造方法，能够使得在不适用单独的应力层的情况下，提高NMOS器件的沟道区的载流子迁移率，降低器件的尺寸并简化工艺。

发明内容

本发明的目的是提供一种NMOS晶体管的制造方法，以在不增加单独的应力层的情况下增强N沟道应力。

本发明的技术解决方案是一种NMOS晶体管的制造方法，包括以下步骤：

提供半导体衬底，所述半导体衬底上具有包括栅介质层和伪栅极层的栅堆叠，所述伪栅极层包括至少两层不同材料；

在栅堆叠两侧的半导体衬底中掺杂N型离子，形成源极轻掺杂区和漏极轻掺杂区；

在栅堆叠侧壁上形成侧墙；

在源极区、漏极区选择性外延SiC层；

在栅堆叠两侧的半导体衬底中掺杂N型离子，形成源极重掺杂区和漏极重掺杂区；

移除所述伪栅极层。

作为优选：在形成源极重掺杂区和漏极重掺杂区后，还包括在半导体衬底上沉积层间介质层并通过化学机械抛光暴露出所述伪栅极层表面。

作为优选：在移除所述伪栅极层后，还包括在栅介质层上形成金属连接层。

作为优选：所述伪栅极层包括单层的单晶硅或多晶硅和至少一层SiC，所述单层的单晶硅或多晶硅的厚度为5nm-30nm，所述至少一层SiC的厚度为10nm-90nm，所述至少一层SiC中C的含量为0.1％-10％。

作为优选：所述伪栅极层包括多层SiC，且各层SiC中的C含量为相同值或呈梯度值。

作为优选：所述选择性外延SiC层的工艺条件包括：温度为500℃-1000℃，压强为1T-500T。

作为优选：所述选择性外延SiC层的工艺气体为SiH4或DCS(SiH₂Cl₂)、CH₄、CH₃Cl、CH₂Cl₂、HCl和H₂；其中SiH₄或DCS(SiH₂Cl₂)、CH₄、CH₃Cl、CH₂Cl₂、HCl的流量均为1sccm-1000sccm，H₂的流量为0.1slm-50slm。