[发明专利]基于FIFO分段存储的QC-LDPC码部分并行译码方法

摘要

本发明公开了一种基于FIFO分段存储的QC-LDPC码部分并行译码方法，主要解决现有技术在QC-LDPC译码硬件实现中存在的大量地址控制逻辑的问题。其技术要点是：根据校验矩阵H的准循环特性，确定独立的译码单元，并对其分块；将译码更新过程转化成了独立译码单元的行更新和列更新；利用一组FIFO建立形成CFU存储空间和VFU存储空间，将存储单元进行连接，并加入切换信号；在独立译码单元的行更新和列更新时，通过切换信号对CFU存储空间和VFU存储空间进行选择，并通过对CFU存储空间或者VFU存储空间的内部循环移位完成。该译码方法操作简单，取消了硬件实现中的大量地址控制逻辑操作，便于在工程上实现QC-LDPC码的高速并行译码，可用于QC-LDPC码部分并行译码器的硬件实现。

主权项

1.一种基于FIFO分段存储的QC-LDPC码部分并行译码方法，包括如下步骤：(1)已知校验矩阵H_bM×bN由M×N个大小为b×b的循环方阵A^i，j构成，其中A^i，j由ω个b×b的单位阵循环右移次的方阵相加而成，这些方阵记为并以作为独立的译码单元，下标d的取值范围为1～ω，是方阵第一行中“1”的位置，称为起始地址，的取值范围为0～(b-1)；(2)将独立的译码单元分成均匀的块，设块的大小为J×J，分成的块数K＝b/J，该块数K称为译码并行度，中第m行第n列的块用表示，并以作为最小的译码单元，中下标m和n的取值范围都为1～K；(3)设起始地址的表达式为其中a是被J整除的最大整数，a称为空间起始位置，a的可能取值为0～(K-1)，β是除以J的余数，β称为偏移地址，β的可能取值为0～(J-1)；(4)将一共K个最小译码单元合并成一个大块，记为则每个包含J行，b列，则把每一个作为译码时校验节点更新的最小更新单元，根据每个构建对应的一个CFU存储空间R’_m，下标m的取值范围是1～K，在每个周期内完成对K个最小更新单元中同一行的更新，经过J＝b/K个周期，完成对独立译码单元的行更新；(5)将一共K个最小译码单元合并成一个大块，记为则每个包含b行，J列，则把每一个作为译码时变量节点更新的最小更新单元，根据每个构建对应的一个VFU存储空间R”_n，下标n的取值范围是1～K，在每个周期内完成对K个最小更新单元中同一列的更新，经过J＝b/K个周期，完成对独立译码单元的列更新；(6)设译码过程的迭代次数为N，重复步骤(4)和步骤(5)N次，得到译码结果为C，直到满足译码终止条件时完成QC-LDPC码部分并行译码。