[发明专利]一种高速并行分段交错维特比译码方法

摘要

一种高速并行分段交错维特比(Viterbi)译码方法，通过采用多级并行分段交错Viterbi译码方法，使译码速率大大提高，通过在虚拟比特插入时同步生成虚拟比特指示信号，不仅能够适应CCSDS标准规定的各种卷积编码打孔模式，而且可以方便的扩展为其它打孔模式，通过采用模块化设计，在需要时可以进一步通过增加并行度提高性能，本发明通过大量软件仿真实验和实际测试结果表明，使用本发明高速并行分段交错Viterbi译码方法可使Viterbi译码速率达到800Mbit/s，优于目前文献中发表的同类型译码器的性能指标。

主权项

一种高速并行分段交错维特比译码方法，其特征在于步骤如下：(1)将虚拟比特插入输入数据中，之后进入步骤(2)；所述输入数据为卷积编码器各支路输出交错排列后经1∶8串并转换形成的8bit并行数据；(2)复位第i个Viterbi译码器之后进入步骤(3)，所述i为大于等于1且小于等于m的自然数，i初始化为1，m为Viterbi译码器的数量，且m≥2；(3)将步骤(1)中得到的数据写入第i个Viterbi译码器的输入FIFO中，当写入1个字节后启动步骤(7)，步骤(7)与步骤(3)并行；当共写入了n‑J个字节之后，进入步骤(4)；所述n为每个Viterbi译码器单次译码处理的数据长度，且n＞6k，k为卷积编码器的约束长度；所述J为连续两个Viterbi译码器单次译码处理的数据的交错长度；(4)复位第i+1个Viterbi译码器之后进入步骤(5)；(5)将步骤(4)中写入n‑J个字节之后的第一个字节写入第i个Viterbi译码器的输入FIFO和第i+1个Viterbi译码器的输入FIFO中之后启动步骤(7)，步骤(7)与步骤(5)并行；当将步骤(4)中写入n‑J个字节之后的共计J个字节的数据同时写入第i个Viterbi译码器的输入FIFO和第i+1个Viterbi译码器的输入FIFO中之后，再将写入J个字节之后的n‑2J个字节的数据第i+1个Viterbi译码器的输入FIFO中，之后进入步骤(6)；(6)判断i是否等于m，若等于，则复位第1个Viterbi译码器并将步骤(5)中写入n‑2J个字节数据之后的J个字节的数据同时写入第i个Viterbi译码器的输入FIFO和第1个Viterbi译码器的输入FIFO中，之后令i＝1，返回步骤(3)；若不等于，则将i+1赋值给i，之后返回步骤(4)；(7)当前Viterbi译码器的输入FIFO非空时由该Viterbi译码器开始进行译码并将译码结果存入该Viterbi译码器对应的输出FIFO中，当该Viterbi译码器将输入FIFO中的数据译码完成之后进入步骤(8)；(8)读取当前Viterbi译码器的输出FIFO中的数据并输出，当该Viterbi译码器的输出FIFO读空之后，读取下一个Viterbi译码器的输出FIFO中的数据并输出。