[发明专利]一种高速并行分段交错维特比译码方法

权利要求书

1.一种高速并行分段交错维特比译码方法，其特征在于步骤如下：

(1)将虚拟比特插入输入数据中，之后进入步骤(2)；所述输入数据为卷积编码器各支路输出交错排列后经1∶8串并转换形成的8bit并行数据；

(2)复位第i个Viterbi译码器之后进入步骤(3)，所述i为大于等于1且小于等于m的自然数，i初始化为1，m为Viterbi译码器的数量，且m≥2；

(3)将步骤(1)中得到的数据写入第i个Viterbi译码器的输入FIFO中，当写入1个字节后启动步骤(7)，步骤(7)与步骤(3)并行；当共写入了n-J个字节之后，进入步骤(4)；所述n为每个Viterbi译码器单次译码处理的数据长度，且n＞6k，k为卷积编码器的约束长度；所述J为连续两个Viterbi译码器单次译码处理的数据的交错长度；

(4)复位第i+1个Viterbi译码器之后进入步骤(5)；

(5)将步骤(4)中写入n-J个字节之后的第一个字节写入第i个Viterbi译码器的输入FIFO和第i+1个Viterbi译码器的输入FIFO中之后启动步骤(7)，步骤(7)与步骤(5)并行；当将步骤(4)中写入n-J个字节之后的共计J个字节的数据同时写入第i个Viterbi译码器的输入FIFO和第i+1个Viterbi译码器的输入FIFO中之后，再将写入J个字节之后的n-2J个字节的数据第i+1个Viterbi译码器的输入FIFO中，之后进入步骤(6)；

(6)判断i是否等于m，若等于，则复位第1个Viterbi译码器并将步骤(5)中写入n-2J个字节数据之后的J个字节的数据同时写入第i个Viterbi译码器的输入FIFO和第1个Viterbi译码器的输入FIFO中，之后令i＝1，返回步骤(3)；若不等于，则将i+1赋值给i，之后返回步骤(4)；

(7)当前Viterbi译码器的输入FIFO非空时由该Viterbi译码器开始进行译码并将译码结果存入该Viterbi译码器对应的输出FIFO中，当该Viterbi译码器将输入FIFO中的数据译码完成之后进入步骤(8)；

(8)读取当前Viterbi译码器的输出FIFO中的数据并输出，当该Viterbi译码器的输出FIFO读空之后，读取下一个Viterbi译码器的输出FIFO中的数据并输出。

2.根据权利要求1所述一种高速并行分段交错维特比译码方法，其特征在于，所述步骤(1)中插入虚拟比特按照如下步骤进行：

(a)根据虚拟比特参数判断是否需要插入虚拟比特，若需要插入，则将输入数据按照打孔图样插入虚拟比特并写入数据输出缓存中，同时，将对应打孔图样的虚拟比特指示信号同步写入指示信号缓存中，之后进入步骤(b)；若不需要插入，则将输入数据直接输出；所述虚拟比特参数和打孔图样根据所使用的卷积码编码类型确定；

(b)判断步骤(a)中所述数据输出缓存是否为空，若为空，则返回步骤(a)；若不为空，则同时读取数据输出缓存和指示信号缓存中的数据，并输出。