[发明专利]可抑制选通二极管之间串扰电流的相变存储器及制备方法

摘要

本发明微电子技术领域，公开了可抑制选通二极管之间串扰电流的相变存储器的制备方法，其主要特征在于，在P型半导体衬底上形成重掺杂的N型半导体，在重掺杂的N型半导体上方形成一个本征半导体；对本征半导体有间隔的进行刻蚀形成多个位线方向隔离沟槽，将本征半导体分割形成多个选通二极管，并且刻蚀的位线方向隔离沟槽深入到重掺杂的N型半导体字线以内，在所述的沟槽内形成绝缘介质层；设置多个相变存储单元分别位于P型半导体的上方，并且分别与多个位线相连。本发明还揭露了一种可抑制选通二极管之间串扰电流的相变存储器，完全与CMOS工艺兼容，具有简单易操作，易实现的特点，用于高密度相变存储器，可降低成本，提高存储单元的可靠性。

主权项

一种可抑制选通二极管之间串扰电流的相变存储器的制备方法，其特征在于，包括以下步骤：(a)在P型半导体衬底上形成重掺杂的N型半导体，(b)在重掺杂的N型半导体上方外延形成一个本征半导体，然后进行刻蚀形成多个字线方向隔离沟槽，沟槽深度延伸到P型半导体衬底中，在所述的字线方向隔离沟槽内形成绝缘介质层，(c)对所述的本征半导体有间隔的进行刻蚀形成多个位线方向隔离沟槽，将本征半导体分割形成多个选通二极管，并且刻蚀的位线方向隔离沟槽深入到重掺杂的N型半导体字线以内，在所述的位线方向隔离沟槽内形成绝缘介质层，(d)在本征半导体层中形成两部分，包括一个N型半导体位于重掺杂的N型半导体字线上方，和一个P型半导体位于N型半导体的上方，和(e)设置多个相变存储单元分别位于P型半导体的上方，并且分别与多个位线相连。