[发明专利]nMOS晶体管的制造方法有效
| 申请号： | 200910160319.X | 申请日： | 2003-01-31 |
| 公开（公告）号： | CN101777496A | 公开（公告）日： | 2010-07-14 |
| 发明（设计）人： | 粉山阳一 | 申请（专利权）人： | 富士通微电子株式会社 |
| 主分类号： | H01L21/336 | 分类号： | H01L21/336;H01L21/265;H01L21/8238 |
| 代理公司： | 隆天国际知识产权代理有限公司 72003 | 代理人： | 浦柏明 |
| 地址： | 日本*** | 国省代码： | 日本;JP |
| 权利要求书： | 查看更多 | 说明书： | 查看更多 |
| 摘要： | 提供一种nMOS晶体管的制造方法。在nMOS结构的半导体器件，当形成杂质扩散层(21)时，考虑到扩展区(13)及袋区(11)的形成，还考虑到用于抑制扩展区(13)的杂质扩散为目的的最佳杂质组合，扩展区(13)的杂质至少使用磷(P)，袋区(11)的杂质至少使用铟(In)，并且使用碳(C)作为扩散抑制物质。由此，特别是在nMOS结构的半导体器件中，提高阈值电压的滚降特性及电流驱动能力，降低了漏电流，同时容易且确实地实现元件的微细化·高集成化，特别地，可进行CMOS结构的半导体器件的最佳设计，实现器件性能的提高及降低功耗。 | ||
| 搜索关键词： | nmos 晶体管 制造 方法 | ||
【主权项】：
一种nMOS晶体管的制造方法，其特征在于，包括：第一工序，在半导体基板上隔着栅绝缘膜形成栅电极；第二工序，在上述第一工序后，将上述栅电极作为掩膜，在其两侧的上述半导体基板的表层中至少导入铟，导入的深度为第一深度；第三工序，在上述第二工序后，将上述栅电极作为掩膜，在其两侧的上述半导体基板的表层中导入碳，导入的深度为比上述第一深度深的第二深度；第四工序，在上述第三工序后，将上述栅电极作为掩膜，在其两侧中的上述半导体基板的表层中至少导入磷，导入的深度为比上述第一深度浅的第三深度；第五工序，至少将上述栅电极和形成在上述栅电极的两侧面上的侧壁膜作为掩膜，在其两侧的上述半导体基板的表层中导入n型杂质，导入的深度比上述第三深度深。
下载完整专利技术内容需要扣除积分，VIP会员可以免费下载。
该专利技术资料仅供研究查看技术是否侵权等信息，商用须获得专利权人授权。该专利全部权利属于富士通微电子株式会社，未经富士通微电子株式会社许可，擅自商用是侵权行为。如果您想购买此专利、获得商业授权和技术合作，请联系【客服】
本文链接：http://www.vipzhuanli.com/patent/200910160319.X/，转载请声明来源钻瓜专利网。
- 同类专利
- 专利分类
H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
