[发明专利]低电源电压全差动轨对轨放大电路

摘要

本发明涉及一种集成电路技术领域的低电源电压全差动轨对轨放大电路，包括正常阈值的NMOS管MN1、MN2、MIN、MAN1、MAN2、MLN1-MLN7，正常阈值的PMOS管MP1、MP2、MIP、MAP1、MAP2、MLP1-MLP7，除了MLP2、MLP3，其他NMOS管和PMOS管的衬底端分别接低电源VSS和高电源VDD。该电路采用一对PMOS管和一对NMOS管进行差动输入，同时采用一对附加PMOS管和一对附加NMOS管进行电流补偿，这样全差动轨对轨放大电路具有恒定的电流；采用电压平移电路，消除低电源电压下的输入共模范围的死区，实现低电源电压下的轨对轨输入。

主权项

1、一种低电源电压全差动轨对轨放大电路，其特征在于，包括NMOS管(MN1、MN2、MIN、MAN1、MAN2、MLN1-MLN7)，PMOS管(MP1、MP2、MIP、MAP1、MAP2、MLP1-MLP7)，NMOS管(MN1、MN2、MIN、MAN1、MAN2、MLN1-MLN7)的衬底端接低电源(VSS)，PMOS管(MP1、MP2、MIP、MAP1、MAP2、MLP1、MLP4-MLP7)的衬底端接高电源(VDD)，其中：NMOS管(MN1、MN2、MIN、MAN1、MAN2)以及PMOS管(MP1、MP2、MIP、MAP1、MAP2)与电流累积电路构成了基于电流补偿的全差动轨对轨放大电路，NMOS管(MN1、MN2)和PMOS管(MP1、MP2)为差动输入MOS对管，NMOS管(MIN)和PMOS管(MIP)为恒流电流源；PMOS管(MP1)、NMOS管(MN1)的栅电极端接同相输入信号(Vip)，PMOS管(MP2)、NMOS管(MN2)的栅电极端接反相输入信号(Vin)；NMOS管(MN1、MN2)的源端接NMOS管(MIN)的漏端，NMOS管(MN1、MN2)的漏端分别接NMOS管(MLN6、MLN7)的漏端，并接入电流累积电路，(Vo)为双端输出电压信号；PMOS管(MP1、MP2)的源端接PMOS管(MIP)的漏端，PMOS管(MP1、MP2)的漏端分别接PMOS管(MLP2、MLP3)的漏端，并接入电流累积电路；NMOS管(MIN)和PMOS管(MIP)的栅电极端分别接偏置电压信号(VN1)和(VP1)；NMOS管(MAN1、MAN2)的栅端接NMOS管(VN1)，漏端和源端分别接NMOS管(MN1、MN2)的漏端和源端，PMOS管(MAP1、MAP2)的栅端接(VP1)，漏端和源端分别接PMOS管(MP1、MP2)的漏端和源端；NMOS管(MLN1-MLN7)和PMOS管(MLP1-MLP7)构成电压平移电路，NMOS管(MLN1、MLN2)的栅端分别接同相输入信号(Vip)和反相输入信号(Vin)，漏端均接高电源(VDD)，NMOS管(MLN1、MLN2)的源端分别接PMOS管(MLP2、MLP3)的栅端；NMOS管(MLN3、MLN4)的栅端均接偏置电压(VN1)，源端均接低电源(VSS)，NMOS管(MLN3、MLN4)的漏端分别接NMOS管(MLN1、MLN2)的源端；NMOS管(MLN5)的栅端接偏置电压(VN1)，源端接低电源(VSS)，NMOS管(MLN6、MLN7)的栅端分别接PMOS管(MLP4、MLP5)的源端，源端短接入NMOS管(MLN5)的漏端，漏端分别接NMOS管(MN1、MN2)的漏端；PMOS管(MLP1)的栅端接偏置电压(VP1)，源端接高电源(VDD)，PMOS管(MLP2、MLP3)的衬底端与源端短接，并与PMOS管(MLP1)的源端相连，PMOS管(MLP2、MLP3)的漏端分别接PMOS管(MP1、MP2)的漏端，PMOS管(MLP2、MLP3)的栅端分别接NMOS管(MLN1、MLN2)的源端；PMOS管(MLP4、MLP5)的栅端分别接同相输入信号(Vip)和反相输入信号(Vin)，漏端均接低电源(VSS)，源端分别接NMOS管(MLN6、MLN7)的栅端；PMOS管(MLP6、MLP7)的栅端均接偏置电压(VP1)，源端均接高电源(VDD)，漏端分别接NMOS管(MLN6、MLN7)的栅端。