[发明专利]低电源电压全差动轨对轨放大电路

权利要求书

1.一种低电源电压全差动轨对轨放大电路，其特征在于，包括第一至第十二NMOS管(MN1、MN2、MIN、MAN1、MAN2、MLN1-MLN7)，第一至第十二PMOS管(MP1、MP2、MIP、MAP1、MAP2、MLP1-MLP7)，第一至第十二NMOS管(MN1、MN2、MIN、MAN1、MAN2、MLN1-MLN7)的衬底端接低电源(VSS)，第一至第六、第十至第十二PMOS管(MP1、MP2、MIP、MAP1、MAP2、MLP1、MLP4-MLP7)的衬底端接高电源(VDD)，其中：第一至第五NMOS管(MN1、MN2、MIN、MAN1、MAN2)以及第一至第五PMOS管(MP1、MP2、MIP、MAP1、MAP2)与电流累积电路构成了基于电流补偿的全差动轨对轨放大电路，第一和第二NMOS管(MN1、MN2)和第一和第二PMOS管(MP1、MP2)为差动输入MOS对管，第三NMOS管(MIN)和第三PMOS管(MIP)为恒流电流源；第一PMOS管(MP1)、第一NMOS管(MN1)的栅电极端接同相输入信号(Vip)，第二PMOS管(MP2)、第二NMOS管(MN2)的栅电极端接反相输入信号(Vin)；第一和第二NMOS管(MN1、MN2)的源端接第三NMOS管(MIN)的漏端，第一和第二NMOS管(MN1、MN2)的漏端分别接第十二和第十二NMOS管(MLN6、MLN7)的漏端，并接入电流累积电路；第一和第二PMOS管(MP1、MP2)的源端接第三PMOS管(MIP)的漏端，第一和第二PMOS管(MP1、MP2)的漏端分别接第七和第八PMOS管(MLP2、MLP3)的漏端，并接入电流累积电路；第三NMOS管(MIN)和第三PMOS管(MIP)的栅电极端分别接第一偏置电压信号(VN1)和第二偏置电压信号(VP1)；第四和第五NMOS管(MAN1、MAN2)的栅端接第一偏置电压信号(VN1)，漏端和源端分别接第一和第二NMOS管(MN1、MN2)的漏端和源端，第四和第五PMOS管(MAP1、MAP2)的栅端接第二偏置电压信号(VP1)，漏端和源端分别接第一和第二PMOS管(MP1、MP2)的漏端和源端；

第六至第十二NMOS管(MLN1-MLN7)和第六至第十二PMOS管(MLP1-MLP7)构成电压平移电路，第六和第七NMOS管(MLN1、MLN2)的栅端分别接同相输入信号(Vip)和反相输入信号(Vin)，漏端均接高电源(VDD)，第六和第七NMOS管(MLN1、MLN2)的源端分别接第七和第八PMOS管(MLP2、MLP3)的栅端；第八和第九NMOS管(MLN3、MLN4)的栅端均接第一偏置电压信号(VN1)，源端均接低电源(VSS)，第八和第九NMOS管(MLN3、MLN4)的漏端分别接第一和第二NMOS管(MLN1、MLN2)的源端；第十NMOS管(MLN5)的栅端接第一偏置电压信号(VN1)，源端接低电源(VSS)，第十一和第十二NMOS管(MLN6、MLN7)的栅端分别接第九和第十PMOS管(MLP4、MLP5)的源端，源端短接入第十NMOS管(MLN5)的漏端，漏端分别接第一和第二NMOS管(MN1、MN2)的漏端；第六PMOS管(MLP1)的栅端接第二偏置电压信号(VP1)，源端接高电源(VDD)，第七和第八PMOS管(MLP2、MLP3)的衬底端与源端短接，并与第六PMOS管(MLP1)的源端相连，第七和第八PMOS管(MLP2、MLP3)的漏端分别接第一和第二PMOS管(MP1、MP2)的漏端，第七和第八PMOS管(MLP2、MLP3)的栅端分别接第六和第七NMOS管(MLN1、MLN2)的源端；第九和第十PMOS管(MLP4、MLP5)的栅端分别接同相输入信号(Vip)和反相输入信号(Vin)，漏端均接低电源(VSS)，源端分别接第十一和第十二NMOS管(MLN6、MLN7)的栅端；第十一和第十二PMOS管(MLP6、MLP7)的栅端均接第二偏置电压信号(VP1)，源端均接高电源(VDD)，漏端分别接第十一和第十二NMOS管(MLN6、MLN7)的栅端。