[发明专利]用于闪速存储器的部分块擦除架构无效
| 申请号： | 200880015144.7 | 申请日： | 2008-03-04 |
| 公开（公告）号： | CN101681677A | 公开（公告）日： | 2010-03-24 |
| 发明（设计）人： | 金镇祺 | 申请（专利权）人： | 莫塞德技术公司 |
| 主分类号： | G11C16/16 | 分类号： | G11C16/16;G11C16/02;G11C16/08;G11C7/20;G11C8/14 |
| 代理公司： | 北京泛华伟业知识产权代理有限公司 | 代理人： | 王 勇;姜 华 |
| 地址： | 加拿大*** | 国省代码： | 加拿大;CA |
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| 摘要： | 一种用于通过选择性地擦除存储器块的子块来增加闪速存储器装置的寿命的方法和系统。闪速存储器装置的每个物理存储器块被划分为至少2个逻辑子块，其中该至少2个逻辑子块中的每个是可擦除的。因此，仅擦除并重新编程该逻辑子块的数据，而在其它逻辑子块中的未修改数据避免了不必要的编程/擦除周期。在块内，将被擦除的逻辑子块在尺寸和位置上是可动态配置的。损耗均衡算法被用于遍及存储器阵列的物理和逻辑子块来分布数据，以在编程和数据修改操作期间最大化物理块的寿命。 | ||
| 搜索关键词： | 用于 存储器 部分 擦除 架构 | ||
【主权项】：
1、一种闪速存储器装置，包括：具有以列布置的NAND闪速存储器单元串的至少一个块的存储器阵列，所述至少一个块具有选择性地可擦除的预设数量的闪速存储器单元；和行电路，用于当衬底被偏置到擦除电压以擦除所述预设数量的闪速存储器单元时驱动对应于所述预设数量的闪速存储器单元的第一字线到第一电压，用于驱动第二字线到第二电压以禁止擦除耦合到所述第二字线的闪速存储器单元的行译码器。
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