[发明专利]差动多相分频器

摘要

一种多相分频器包括以环路连接的多个差动锁存器。环路中锁存器的数目等于产生的相位的数目并等于加载在输入时钟上的分频比。一个锁存器级的差动Q输出端连接到下一个锁存器级的对应差动D输入端。对于偶数锁存器级，各级的差动时钟输入端连接在一起并且交替地连接到分频器时钟输入端及其互补输入端。最后的差动Q输出端返回并交叉连接到第一锁存器级的差动D输入端。对于奇数锁存器级，各级的差动时钟输入端并行地分别连接到分频器时钟输入端及其互补输入端。最后的差动Q输出端返回并直接连接到第一锁存器级的差动D输入端。

主权项

1.一种多相分频器，其包括：多个差动锁存器，其中每个差动锁存器都具有差动D输入端(dp和dn)、差动时钟输入端(cp和cn)、和差动Q输出端(qp和qn)，其中所述Q输出端与下一个锁存器级的D输入端连接，而最后一个差动Q输出端返回到第一个D输入端；差动分频器时钟输入端(ckip和ckin)，所述差动分频器时钟输入端与所述差动时钟输入端(cp和cn)连接；以及多个多相分频器输出端，所述多个多相分频器输出端并行地分别取自所述多个差动锁存器每一个的所述差动Q输出端(qp和qn)。