[发明专利]多基准时钟合成器有效
| 申请号： | 200680005812.9 | 申请日： | 2006-02-08 |
| 公开（公告）号： | CN101167242A | 公开（公告）日： | 2008-04-23 |
| 发明（设计）人： | 辛达·L·弗林 | 申请（专利权）人： | 飞思卡尔半导体公司 |
| 主分类号： | H03B21/00 | 分类号： | H03B21/00 |
| 代理公司： | 中原信达知识产权代理有限责任公司 | 代理人： | 穆德骏;黄启行 |
| 地址： | 美国得*** | 国省代码： | 美国;US |
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| 摘要： | 一种时钟合成器(100)用于将源时钟N.R分频，其包括逻辑电路、延迟线(103)、选择电路、累加器(113)和时钟分频器电路。逻辑电路使N.R除以2M，以获得NNEW.RNEW，其中NNEW值为0，而RNEW值至少为0.5。延迟线接收第一时钟，并且具有多个延迟抽头(0、1、2)，其中第一时钟基于源时钟。选择电路基于抽头选择值选择延迟抽头，并且提供延迟时钟。累加器针对延迟时钟的每个周期加入RNEW值，并且对总和值执行模函数，以生成抽头选择值。时钟分频器电路基于延迟时钟的选定转变使输出时钟转变，其是通过使第一时钟或延迟时钟进行2M－1分频而实现的。 | ||
| 搜索关键词： | 基准 时钟 合成器 | ||
【主权项】：
1.一种时钟合成器，其使用至少为1的分数分频比N.R将源时钟分频，该时钟合成器包括：逻辑电路，其将分数分频比N.R除以2M，以提供新的数字值NNEW.RNEW，其中，所述NNEW值为0，而所述RNEW值至少为0.5；延迟线，其具有接收第一时钟的输入端并且具有多个延迟抽头，其中，所述第一时钟具有基于源时钟频率的频率；选择电路，其具有耦合到所述多个延迟抽头的多个可选输入端、接收抽头选择值的选择输入端、以及提供延迟时钟的输出端；累加器，其针对所述延迟时钟的每个周期将所述RNEW值加到总和值，并且对所述总和值执行模函数，以生成所述抽头选择值；和第一时钟分频器电路，其基于所述延迟时钟的选定转变使输出时钟转变，其中所述选定转变基于源时钟的2M-1分频。
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