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- [发明专利]多基准时钟合成器-CN200680005812.9有效
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辛达·L·弗林
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飞思卡尔半导体公司
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2006-02-08
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2008-04-23
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H03B21/00
- 一种时钟合成器(100)用于将源时钟N.R分频,其包括逻辑电路、延迟线(103)、选择电路、累加器(113)和时钟分频器电路。逻辑电路使N.R除以2M,以获得NNEW.RNEW,其中NNEW值为0,而RNEW值至少为0.5。延迟线接收第一时钟,并且具有多个延迟抽头(0、1、2),其中第一时钟基于源时钟。选择电路基于抽头选择值选择延迟抽头,并且提供延迟时钟。累加器针对延迟时钟的每个周期加入RNEW值,并且对总和值执行模函数,以生成抽头选择值。时钟分频器电路基于延迟时钟的选定转变使输出时钟转变,其是通过使第一时钟或延迟时钟进行2M-1分频而实现的。
- 基准时钟合成器
- [发明专利]用数字字调整的频率合成电路-CN99800056.6无效
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阿兰·韦尔涅;迪迪埃·瓦伦蒂
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爱特梅尔股份有限公司
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1999-01-14
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2003-11-05
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H03B21/00
- 一种直接数字频率合成器以对多路转换器(33;133)寻址的模累加器(17;117)为特征。多路转换器接收一系列由数字电路(41-45;141-153)产生的延迟信号。延迟信号产生参考振荡器(37;137)的相位。延迟单位的数目足以分辨所期望的起伏。累加器是数字计数器,每次计数它只递增单个数字,诸如Gray码计数器。在一个实施例中,由电荷泵浦(43;图5)产生延迟信号,该电荷泵浦馈给各个逻辑电路(41;图3-4),而这些逻辑电路驱动环路中的集成电容器。至电荷泵浦的反馈将使总延迟划分参考时钟的单个时钟周期。在第二实施例中,由输出处于相位颠倒关系(145)的单个寄存器或数个寄存器(151;153)来划分单个时钟周期。使用时钟乘法器(141)和除法器(147)来确保每个时钟周期与延迟单位的总数同步。多路转换器(33;133)的输出(33;155)是参考振荡器信号,它由相位延迟调整,形成合成的输出频率。
- 字字调整频率合成电路
- [发明专利]可消除杂波信号(Spur)的直接数字频率合成器-CN00806326.5有效
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布赖恩·桑德;温德尔·桑德
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特罗皮亚恩公司
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2000-03-16
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2002-05-01
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H03B21/00
- 本发明,通常的说,提供了一些改进的方法,用于生成清晰的、精确调制的波形,在其中至少部分地使用了数字技术。本发明的一个特征,是提供了“误差生成器”,用于生成数字信号,该信号体现了数字频率和模拟频率之间的频率误差。频率误差能够被用于数字积分,生成一段数字信号体现相位误差。“误差生成器”可以被引入PLL,其中模拟频率来自于PLL中的VCO的输出信号。对PLL输出信号进行直接调制可以以数字的形式进行。通过进一步提供辅助调制线路,并且在直接调制线路和辅助调制线路之间进行校准,调制特性能够从环路带宽限制中被分离出来。特别的,PLL的环路带宽可以被作得很低,以至于可以把杂波(spur)降低到任意低的水平(与DDS技术有关)。PLL的环路滤波器可以以数字的形式实现。使用数字环路滤波器通常需要使用高分辨率DAC。文中阐述了很多技术可以用来降低对DAC的分辨率要求。
- 消除信号spur直接数字频率合成器
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