[实用新型]抗ESD的集成SOI LIGBT器件单元

摘要

本实用新型涉及一种集成抗静电损伤二极管的SOI LIGBT器件单元。常规的SOI LIGBT由于高压静电引起栅击穿造成静电损伤。本实用新型包括半导体衬底、隐埋氧化层、漂移区、阱区、阱接触区、阴极区、抗ESD二极管阴极区、栅氧化层、缓冲区、阳极区、阳极接触区、阳极短路点区、场氧区、多晶硅栅极区、栅极隔离氧化层、接触孔和金属电极引线与互连线。本实用新型由于将抗ESD二极管集成在SOI LIGBT器件单元结构之中，使其在无需外接任何器件就具有较强的抗ESD能力，能够显著改善SOI LIGBT器件自我抗ESD保护性能，减小采用该种器件的各种电力电子系统的体积、重量和成本，并提高系统可靠性。

主权项

1、抗ESD的集成SOI LIGBT器件单元，其特征在于该器件单元包括半导体基片，隐埋氧化层(2)将半导体基片分为上下两部分，下部为衬底(1)，上部为顶层半导体(3)；在顶层半导体(3)的一侧设置成一个异型掺杂半导体区(4)，作为MOSFET的体区和抗ESD二极管阳极区，另一侧设置成一个同型较重掺杂的半导体缓冲区(9)；在异型掺杂半导体区(4)的中央设置成同型阱接触区(5)，一侧设置成一个异型重掺杂区(6)作为阴极，另一侧间隔设置成一个异型掺杂区(7)作为抗ESD二极管阴极区；其中在异型重掺杂区(6)和顶层半导体(3)之间的异型掺杂半导体区(4)部分上部设置成氧化层(8)并覆盖异型重掺杂区(6)和顶层半导体(3)的边缘作为栅氧化层；在半导体缓冲区(9)之中设置成一个异型掺杂的半导体区(10)作为阳极区，在异型掺杂的半导体区(10)之中进行重掺杂形成该区的接触区(11)，在该接触区(11)的中央设置成一个穿透该接触区(11)和阳极区(10)的异型重掺杂半导体区(12)作为阳极短路点；在接触区(5)、异型重掺杂区(6)、异型掺杂区(7)、氧化层(8)、接触区(11)和异型重掺杂半导体区(12)以外的区域设置成厚氧化层(13)作为场氧化层；在氧化层(8)上设置成多晶硅区(14)并覆盖与其连接的厚氧化层(13)的一部分作为多晶硅栅极和栅场板，覆盖多晶硅区(14)的氧化层(15)作为边墙隔离氧化层；在异型掺杂的半导体区(10)、异型掺杂区(7)、异型重掺杂区(6)和阱接触区(5)上部中央设置成接触孔区(16)，在接触孔区(16)和厚氧化层(13)的一部分上设置成金属电极引线与互连线(17)，将异型掺杂区(7)与多晶硅区(14)互连并引出异型掺杂区(7)、异型掺杂的半导体区(10)和多晶硅区(14)的电极。