[发明专利]半导体存储电路

摘要

本发明的课题是，提供在将薄膜晶体管用于读出放大器的场合也能够在位线对之间施加高的电位差、进行老化试验的半导体存储电路。在半导体存储电路中设置用厚膜晶体管形成的、同时将第1、第2电位和第3、第4电位分别与第1位线对和第2位线对耦合的第1和第2短路晶体管电路。

主权项

1.一种半导体存储电路，它是具有通常工作模式和老化试验模式的半导体存储电路，其特征在于，包括：含有配置成矩阵状的多个存储单元、在上述矩阵的行中设置的多条位线和在上述矩阵的列中设置的多条字线的存储单元阵列；含有在上述位线方向在上述存储单元阵列的两侧分别设置的、同时各自分别与上述位线中的第1位线对连接的多个第1读出放大器和各自分别与上述位线中的第2位线对连接的多个第2读出放大器的第1和第2读出放大电路；将上述第1位线对和上述第2位线对分别与上述第1读出放大电路和上述第2读出放大电路耦合的第1和第2位线-读出放大器互连电路；在待机时将上述第1位线对和上述第2位线对分别设定为相同电位的第1和第2位线均衡电路；以及将第1、第2电位和第3、第4电位分别与上述第1位线对和上述第2位线对耦合的第1和第2短路晶体管电路，另外，在上述存储单元阵列与上述第1读出放大电路之间设置上述第1位线-读出放大器互连电路、上述第1位线均衡电路和上述第1短路晶体管电路，同时在上述存储单元阵列与上述第2读出放大电路之间设置上述第2位线-读出放大器互连电路、上述第2位线均衡电路和上述第2短路晶体管电路，以使上述第1和第2短路晶体管电路被配置成比上述第1和第2位线-读出放大器互连电路更靠上述存储单元阵列，并且，用薄膜晶体管形成上述第1读出放大器和上述第2读出放大器，而用厚膜晶体管形成上述第1和第2位线-读出放大器互连电路、上述第1和第2位线均衡电路以及上述第1和第2短路晶体管电路。