[发明专利]基于“空间组合推举体制”的小波变换IP核及其变换方法

摘要

基于“空间组合推举体制”的小波变换IP核是二维正交离散小波变换的集成电路实现，特别涉及新一代静止图像压缩技术中的小波变换领域，其特征在于：它基于“空间组合推举体制”(SCLA)算法，是一种专用集成电路IP核，其滤波器结构采用9/7小波滤波器、分解结构采用5层Mallat分解，边界延拓采用对称方式。SCLA算法和标准的推举算法比较，完成小波变换所需的乘法运算量减小了5/12。本集成电路具有功耗低，面积小，处理速度高的优点。

主权项

1、基于“空间组合推举体制”的小波变换IP核是二维正交离散小波变换(DiscreteWaveletTransform，DWT)的集成电路实现，其特征在于，它是一种专用集成电路IP(IntellectualProperty，知识产权)核，其滤波器结构采用9/7小波滤波器，分解结构采用5层Mallat分解、边界延拓采用对称方式，它是基于“空间组合推举体制”算法(SpacialCombinationalLiftingAlgorithm，SCLA)的小波变换专用集成电路IP核，它由以下几部分组成：1)一个离散小波变换滤波器：含有A、B、C、D、E共五个核心矩阵运算单元，A、B、C、D运算单元工作区域的大小均为3×3，E运算单元的大小为2×2；2)一组输入、输出缓冲池：分别由12个寄存器呈2列6行式构成，对称地分布于DWT滤波器左、右边界；3)一组片内存储器：由8片一读一写的双口同步SRAM(静态随机存储器)组成，用于6行数据的存储；其中，经图像采集和色度变换后的原始图像信号端与片内存储器中的Line4_Leve14片、Line5_Leve14片输入端相连，而上述两片存储器的输出端分别与输入缓冲池的第5行、第6行寄存器的输入端相连；片内存储器中的Line4_LL片、Line5_LL片的输入端分别与输出缓冲池中第2行寄存器的LL数据输出端相连；而上述片内存储器Line4_LL、Line5_LL的输出端分别与输入缓冲池第5行、第6行寄存器的输入端相连；片内存储器的Line0片、Line1片、Line2片、Line3片的输入端分别依次与输出缓冲池中的第3～6行寄存器的输出端相连，而上述Line0～Line3各片存储器的输出端分别依次与输入缓冲池中第1～4行寄存器的输入端相连；上述输入缓冲池中第1～4行寄存器的输出端分别依次与各运算单元D、C、B、A的第1行第3列的运算子单元的输入端相连；上述输入缓冲池中第5行、第6行寄存器的输出端分别依次与运算单元A中第3列第2行、第3列第3行的运算子单元的输入端相连；上述运算单元A中的第1列第1行、第1列第2行的运算子单元的输出端分别依次与运算单元B中的第3列第2行、第3列第3行的运算子单元的输入端相连；上述运算单元B中的第1列第1行、第1列第2行的运算子单元的输出端分别依次与运算单元C中的第3列第2行、第3列第3行的运算子单元的输入端相连；上述运算单元C中的第1列第1行、第1列第2行的运算子单元的输出端分别依次与运算单元D中的第3列第2行、第3列第3行的运算子单元的输入端相连；上述运算单元D中的第1列第1行、第1列第2行的运算子单元的输出端分别依次与运算单元E中的第2列第1行、第2列第2行的运算子单元的输入端相连；上述运算单元E中的第1列第1行、第1列第2行的运算子单元的输出端分别依次与输出缓冲池中第1行、第2行寄存器的输入端相连；上述各运算单元D、C、B、A中的各第1列第3行的运算子单元的输出端分别依次与输出缓冲池中第3～6行寄存器的输入端相连；输往离散小波变换器下端优化截断的嵌入式分块编码(EmbeddedBlockCodingwithOptimizedTruncation，EBCOT)的数据LH、HH以及HL各自由输出缓冲池中第1行、第2行寄存器输出端输出。