[发明专利]布线结构的形成方法无效
申请号: | 02158807.4 | 申请日: | 2002-12-25 |
公开(公告)号: | CN1430262A | 公开(公告)日: | 2003-07-16 |
发明(设计)人: | 上田哲也;滨中雅司;原田刚史;吉田英朗 | 申请(专利权)人: | 松下电器产业株式会社 |
主分类号: | H01L21/768 | 分类号: | H01L21/768;H01L21/3205 |
代理公司: | 中科专利商标代理有限责任公司 | 代理人: | 汪惠民 |
地址: | 暂无信息 | 国省代码: | 暂无信息 |
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摘要: | 本发明为一种布线结构的形成方法,在形成在基板(100)上的FSG膜(109)及ARL膜(110)上形成多个布线用沟槽(111),然后在ARL膜(110)上依次堆积能够将各布线用沟槽111完全掩埋的屏障金属膜(氮化钽膜(112))及布线用导电膜(铜膜(113)及(114))。其后,在通过研磨去除了各布线用沟槽(111)外侧的铜膜(113、114)之后,再研磨去除各布线用沟槽(111)外侧的氮化钽膜(112)。然后,在去除了研磨时基板(100)上粘附的异物之后,对ARL膜(110)的表面进行研磨。通过本发明的布线结构形成方法可防止被埋入在绝缘膜以及在其上面的ARL膜中的相邻布线之间的短路。 | ||
搜索关键词: | 布线 结构 形成 方法 | ||
【主权项】:
1.一种布线结构的形成方法,其特征在于:包括:在绝缘膜上形成反射防止膜后,在所述反射防止膜及所述绝缘膜上形成第1沟槽及与所述第1沟槽相邻的第2沟槽的沟槽形成工序;在所述反射防止膜上堆积屏障金属膜与导电膜,使其完全掩埋所述第1沟槽和所述第2沟槽的膜堆积工序;通过研磨,除去位于所述第1沟槽外侧及所述第2沟槽外侧的所述导电膜的第1研磨工序;在所述第1研磨工序之后,通过研磨,除去所述第1沟槽外侧及所述第2沟槽外侧的所述屏障金属膜的第2研磨工序;在所述第2研磨工序之后,除去粘附在研磨垫及所述被研磨面上的异物的异物去除工序;以及在所述异物去除工序之后,对所述反射防止膜的表面进行研磨的第3研磨工序。
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H01L 半导体器件;其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置;专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理;集成电路器件或其特殊部件的制造
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