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[发明专利]用于改进的进程切换的处理器和其方法-CN201980005930.7有效
发明人： V.杜贝科;L.卡格尼尼 -专利权人：西部数据技术公司
申请日： 2019-03-27 - 公布日： 2023-03-14 - 主分类号： G06F13/16 文献下载
摘要：一种处理器包含处理器存储器阵列，所述处理器存储器阵列包含一个或多个易失性存储器阵列和一个或多个非易失性存储器(NVM)阵列。将所述一个或多个易失性存储器阵列中的易失性存储器位置与所述一个或多个非易失性存储器阵列中的相应非易失性存储器位置配对以形成处理器存储器对。将由所述处理器的至少一个内核执行的不同进程的进程数据存储在相应处理器存储器对中。使用所述至少一个内核直接访问存储在所述相应处理器存储器对中的所述进程数据来执行进程。
用于改进进程切换处理器方法

[发明专利]广义写入操作验证方法-CN201710111327.X有效
发明人： V.杜贝科;A.曼扎纳雷斯 -专利权人：西部数据技术公司
申请日： 2017-02-28 - 公布日： 2022-02-25 - 主分类号： G06F11/07 文献下载
摘要：根据本发明的实施例描述的验证架构检验对元数据所做的改变，并且可以包括一个或多个子系统和阶段。根据一些实施例，“mkfs”卷创建实用程序与设备驱动程序协作工作，以通过用于设备的为文件系统卷保留的分区内部的元数据结构的保留和初始化空间来创建所述特定文件系统卷。在已经创建所述文件系统卷之后检查写入请求时，所述存储设备使用经验证区域图例。所述经验证区域图例可以存储在专用分区中或者主引导记录(MBR)或全局唯一标识符(GUID)分区表(GPT)或专用存储器芯片(例如NAND闪存)内部。必须对与所保留元数据区域的任何盘区重叠的写入请求进行验证，以防止元数据损坏。
广义写入操作验证方法

[发明专利]用于安全元数据修改的一般化验证方案-CN201710114752.4有效
发明人： V.杜贝科;A.曼萨纳雷斯 -专利权人：西部数据技术公司
申请日： 2017-02-28 - 公布日： 2021-09-10 - 主分类号： G06F21/64 文献下载
摘要：一种验证元数据修改请求的有效性以防止不当元数据操作的系统和方法。在对存储设备中的卷进行初始化期间以及一旦为元数据结构预留了元数据区域，将表征元数据结构和元数据区域的信息存储在存储设备中，所述信息可能采用区域图例的形式，所述区域图例由如幻数签名、节点大小、预留的集群大小以及元数据区域范围等描述符组成。响应于对元数据进行操作的请求，针对所存储的特性信息对所述请求中提供的相关信息进行验证。如果所述验证发现所述请求中提供的信息与所存储的特性信息之间的不一致性，则将所述请求修改作为是无效的并阻止操作。
用于安全数据修改一般化验证方案

[发明专利]3D NAND闪存的错误缓解-CN201710505728.3有效
发明人： S-H.宋;V.杜贝科;Z.班迪克 -专利权人：西部数据技术公司
申请日： 2017-06-28 - 公布日： 2020-12-08 - 主分类号： G11C16/34 文献下载
摘要：公开了NAND单元错误补救技术。所述补救技术适用于3D NAND。在一个示例中，存储设备可以包括处理器以及包括NAND闪存的存储器设备。所述处理器被配置成用于检测与所述NAND闪存的第一页相关联的错误状况，并且判定所述错误状况是与读取干扰相关联还是与保持错误相关联。所述处理器被配置成用于：如果所述错误状况与所述读取干扰相关联，则发起关于所述页的刷新操作，以便将存储在所述第一页处的数据写入所述NAND闪存的第二页；以及如果所述错误状况与所述保持错误相关联，则发起关于所述页的重新编程操作，以便将存储在所述第一页处的所述数据重新写入所述NAND闪存的所述第一页。
nand 闪存错误缓解

[发明专利]存储器的易失性管理-CN201880064010.8在审
发明人： V.杜贝科;L.卡格尼尼 -专利权人：西部数据技术公司
申请日： 2018-12-21 - 公布日： 2020-05-15 - 主分类号： G11C11/406 文献下载
摘要：一种存储器装置(MD)，用于存储由处理器指定用于易失性存储的临时数据和由处理器指定用于非易失性储存体的持久数据。将地址与易失性存储器阵列中的第一位置以及与MD的非易失性存储器(NVM)阵列中的第二位置相关联。将所述数据写入第一个位置，并从第一位置刷新到第二位置。在从第一位置刷新数据之后直到将数据再次写入第一位置之后，降低第一位置的刷新率。在另一方面，处理器根据分配给虚拟存储器空间中的存储器页的数据，将存储器页指定为易失性或非易失性，以及根据存储器页被指定为易失性还是非易失性，定义MD的易失性操作模式。
存储器易失性管理

[发明专利]非易失性存储存储器中的处理器-CN201710840390.7有效
发明人： L.卡格尼尼;V.杜贝科 -专利权人：西部数据技术公司
申请日： 2017-09-15 - 公布日： 2019-10-01 - 主分类号： G11C16/26 文献下载
摘要：在一个示例性设备中，包括：被划分为多个可选择的位置的非易失性存储器，其中可选择的位置被分组成多个数据线；耦合到非易失性存储器的一个或多个处理单元(PU)，PU中的每一个与多个数据线中的数据线相关联，一个或多个处理单元包括一个或多个可重新配置的PU，一个或多个PU被配置为：基于一个或多个指令集，操纵相关联的数据线中的数据以生成被保留以存储操纵的结果的相关联的数据线的可选择的位置中的结果，确定指令集中的哪些指令集是被一个或多个PU最频繁用来操纵数据；以及将一个或多个可重新配置的PU配置为使用所确定的最频繁使用的指令集来操纵数据。
数据线指令集非易失性存储器可重新配置处理单元关联非易失性存储指令集中存储器耦合到处理器配置存储分组保留