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[发明专利]用于奇数模存储器通道交织的系统和方法-CN201780038008.9有效
发明人： D·T·全 -专利权人：高通股份有限公司
申请日： 2017-05-25 - 公布日： 2023-06-30 - 主分类号： G06F12/06 文献下载
摘要：一种用于提供奇数模存储器通道交织的系统可以包括动态随机存取存储器(DRAM)系统和片上系统(SoC)。SoC包括第一存储器控制器、第二存储器控制器和对称存储器通道交织器。第一存储器控制器经由第一存储器总线电耦合到第一DRAM模块。第二存储器控制器经由第二存储器总线电耦合到第二DRAM模块和第三DRAM模块。对称存储器通道交织器被配置为将DRAM业务均匀地分配给第一存储器控制器和第二存储器控制器。第一存储器控制器经由第一存储器总线向第一DRAM模块提供第一经交织通道。第二存储器控制器经由第二存储器总线上的高位地址位向第二DRAM模块提供第二经交织通道。
用于数模存储器通道交织系统方法

[发明专利]用于提供DRAM系统的存储器训练的方法、系统和装置-CN201910277089.9有效
发明人： V·斯里尼瓦斯;M·J·布鲁诺利;D·T·全;D·I·韦斯特 -专利权人：高通股份有限公司
申请日： 2015-01-06 - 公布日： 2022-11-29 - 主分类号： G11C29/02 文献下载
摘要：公开了使用端口对端口环回来提供动态随机存取存储器(DRAM)系统的存储器训练以及相关方法、系统和装置。在一个方面，DRAM系统内的第一端口经由环回连接耦合至第二端口。训练信号从片上系统(SoC)发送给第一端口，并且通过该环回连接被传递给第二端口。该训练信号随后被返回给SoC，在此可由SoC的闭环训练引擎检查。可记录对应于硬件参数的训练结果，并且可重复该过程直至在该闭环训练引擎处达成该硬件参数的最优结果。通过使用端口对端口环回配置，可较快速地且以较低的引导存储器使用来训练关于定时、功率的DRAM系统参数以及与DRAM系统相关联的其他参数。
用于提供 dram 系统存储器训练方法装置

[发明专利]具有系统高速缓存和本地资源管理的功率降低存储器子系统-CN201780019650.2有效
发明人： Y·李;D·T·全;A·阿尔蒂耶里 -专利权人：高通股份有限公司
申请日： 2017-03-03 - 公布日： 2022-05-13 - 主分类号： G06F12/0862 文献下载
摘要：针对用于降低存储器子系统功率的方法，公开了系统、方法和计算机程序。在一种示例性方法中，系统资源管理器向双数据速率(DDR)子系统提供多个存储器客户端的存储器性能要求。所述DDR子系统和所述系统资源管理器存在在被电气地耦合到动态随机存取存储器(DRAM)的片上系统(SoC)上。确定与存在在所述DDR子系统上的系统高速缓存相关联的所述多个存储器客户端中的每个存储器客户端的高速缓存命中率。所述DDR子系统基于从所述系统资源管理器接收的所述存储器性能要求和所述多个存储器客户端的所述高速缓存命中率来对DDR时钟频率进行控制。
具有系统高速缓存本地资源管理功率降低存储器子系统

[发明专利]用于存储器系统的功率节省技术-CN201780013577.8有效
发明人： J·徐;D·T·全;M·H·洛 -专利权人：高通股份有限公司
申请日： 2017-03-03 - 公布日： 2022-05-03 - 主分类号： G06F13/16 文献下载
摘要：公开了用于存储器系统的功率节省技术具体而言，本公开的示例性方面构想了利用可能存在于存储器元件内的模式以及消除重复数据传输。具体地，如果数据是重复的，则取代重复地发送相同数据，可以用指令来仅单次发送数据，这些指令使得数据在接收端处被复制以将数据恢复到其原始重复状态。通过减小主机与存储器元件之间所传输的数据量，功耗被降低。
用于存储器系统功率节省技术

[发明专利]具有系统高速缓存和本地资源管理的功率降低存储器子系统-CN201780019649.X有效
发明人： Y·李;D·T·全;A·阿尔蒂耶里 -专利权人：高通股份有限公司
申请日： 2017-03-03 - 公布日： 2022-03-22 - 主分类号： G06F13/16 文献下载
摘要：针对用于降低存储器子系统功率的方法，公开了系统、方法和计算机程序。在一种示例性方法中，系统资源管理器向双数据速率(DDR)子系统提供多个存储器客户端的存储器性能要求。所述DDR子系统和所述系统资源管理器存在在被电气地耦合到动态随机存取存储器(DRAM)的片上系统(SoC)上。确定与存在在所述DDR子系统上的系统高速缓存相关联的所述多个存储器客户端中的每个存储器客户端的高速缓存命中率。所述DDR子系统基于从所述系统资源管理器接收的所述存储器性能要求和所述多个存储器客户端的所述高速缓存命中率来对DDR时钟频率进行控制。
具有系统高速缓存本地资源管理功率降低存储器子系统

[发明专利]系统存储器延时补偿-CN201880033385.8有效
发明人： D·T·全;R·A·斯图尔特 -专利权人：高通股份有限公司
申请日： 2018-03-26 - 公布日： 2021-06-18 - 主分类号： G06F1/08 文献下载
摘要：可以补偿在以降低的频率进行操作的存储器系统中的流水线逻辑延时。可以至少使用第一时钟信号和第二时钟信号来控制流水线逻辑。当存储器系统以较高的频率进行操作时，可以使用第一时钟信号来控制流水线逻辑的全部寄存器。然而，当存储器系统以降低的频率进行操作时，可以使用第一时钟信号来控制一个或多个寄存器，以及可以使用第二时钟信号来控制一个或多个其它寄存器。
系统存储器延时补偿

[发明专利]用于在非统一存储器架构中提供改进的延迟的系统和方法-CN201580062124.5有效
发明人： S·A·莫洛伊;D·T·全 -专利权人：高通股份有限公司
申请日： 2015-11-20 - 公布日： 2021-01-08 - 主分类号： G06F12/1072 文献下载
摘要：公开了用于在具有非统一存储器架构的便携式计算设备中分配存储器的系统、方法以及计算机程序。方法的一个实施例涉及：从在第一片上系统(SoC)上执行的进程接收针对虚拟存储器页面的请求；该第一SoC通过芯片间接口电耦合与第二SoC；该第一SoC通过第一高性能总线电耦合于第一本地易失性存储器设备，并且该第二SoC通过第二高性能总线电耦合于第二本地易失性存储器设备；确定在该第一和第二本地易失性存储器设备上的可用物理页面的数量是否超出用于启动在该第一和第二本地易失性存储器设备之间的存储器数据的复制的最小阈值；以及如果超出该最小阈值，则将该第一本地易失性存储器设备上的第一物理地址和该第二本地易失性存储器设备上的第二物理地址分配给单个虚拟页面地址。
用于统一存储器架构提供改进延迟系统方法

[发明专利]动态随机存取存储器接口的串行数据传输-CN201580005630.0有效
发明人： V·斯里尼瓦斯;M·J·布鲁诺利;D·T·全;D·I·韦斯特 -专利权人：高通股份有限公司
申请日： 2015-01-20 - 公布日： 2020-08-28 - 主分类号： G06F13/16 文献下载
摘要：公开了用于动态随机存取存储器(DRAM)接口的串行数据传输。代替引起偏斜问题的并行数据传输，本公开的示例性方面在总线的单个通道上串行传送码字的比特。因为总线是高速总线，即使比特逐一(即，串行地)传入，码字的第一比特的抵达和最后一个比特的抵达之间的时间仍然相对较短。类似地，因为比特串行抵达，所以比特之间的偏斜变得无关。这些比特在给定时间量内聚合并被加载到存储器阵列中。
动态随机存取存储器接口串行数据传输

[发明专利]用于在非统一存储器架构中提供改进的延迟的系统和方法-CN201580062108.6有效
发明人： S·A·莫洛伊;D·T·全 -专利权人：高通股份有限公司
申请日： 2015-11-20 - 公布日： 2020-04-24 - 主分类号： G06F12/02 文献下载
摘要：公开了用于在具有非统一存储器架构的便携式计算设备中分配存储器的系统、方法以及计算机程序。方法的一个实施例包括：从在第一片上系统(SoC)上执行的进程接收针对虚拟存储器页面的请求，该第一SoC通过芯片间接口电耦合于第二SoC，该第一SoC通过第一高性能总线电耦合于第一本地易失性存储器设备，并且该第二SoC通过第二高性能总线电耦合于第二本地易失性存储器设备；确定包括在该第一和第二本地易失性存储器设备上可用的相同物理地址的空闲物理页面对；以及将该空闲物理页面对映射到单个虚拟页面地址。
用于统一存储器架构提供改进延迟系统方法

[发明专利]用于扩展片上系统的存储器的系统和方法-CN201580044312.5有效
发明人： D·T·全;S·C·希图卢里;Y·李 -专利权人：高通股份有限公司
申请日： 2015-08-13 - 公布日： 2019-12-13 - 主分类号： G06F13/16 文献下载
摘要：本申请公开了用于扩展片上系统(SoC)的存储器的系统和方法。存储卡电加载在可扩展存储器插槽中并且经由扩展总线耦合到片上系统(SoC)。存储卡包括第一易失性存储器设备。响应于检测到存储卡，配置扩展的虚拟存储器映射。扩展的虚拟存储器映射包括与第一易失性存储器设备相关联的第一虚拟存储器空间和与经由存储器总线电耦合到SoC的第二易失性存储器设备相关联的第二虚拟存储器空间。将与第二虚拟存储器空间相关联的一个或多个外围映像重定位至第一虚拟存储器空间的第一部分。将第一虚拟存储器空间的第二部分配置为用于执行与第二虚拟存储器空间相关联的交换操作的块设备。
用于扩展系统存储器方法

[发明专利]使用端口对端口环回来提供动态随机存取存储器(DRAM)系统的存储器训练以及相关方法、系统和装置-CN201580005381.5有效
发明人： V·斯里尼瓦斯;M·J·布鲁诺利;D·T·全;D·I·韦斯特 -专利权人：高通股份有限公司
申请日： 2015-01-06 - 公布日： 2019-04-19 - 主分类号： G11C29/02 文献下载
摘要：公开了使用端口对端口环回来提供动态随机存取存储器(DRAM)系统的存储器训练以及相关方法、系统和装置。在一个方面，DRAM系统内的第一端口经由环回连接耦合至第二端口。训练信号从片上系统(SoC)发送给第一端口，并且通过该环回连接被传递给第二端口。该训练信号随后被返回给SoC，在此可由SoC的闭环训练引擎检查。可记录对应于硬件参数的训练结果，并且可重复该过程直至在该闭环训练引擎处达成该硬件参数的最优结果。通过使用端口对端口环回配置，可较快速地且以较低的引导存储器使用来训练关于定时、功率的DRAM系统参数以及与DRAM系统相关联的其他参数。
使用端口回来提供动态随机存取存储器 dram 系统存储器训练以及相关方法装置

[发明专利]动态随机存取存储器(DRAM)反向通道通信系统和方法-CN201580004085.3有效
发明人： D·I·韦斯特;M·J·布鲁诺利;D·T·全;V·斯里尼瓦斯 -专利权人：高通股份有限公司
申请日： 2015-01-08 - 公布日： 2019-03-08 - 主分类号： G06F11/10 文献下载
摘要：公开了动态随机存取存储器(DRAM)反向通道通信系统和方法。在一方面，反向通道通信系统允许DRAM向片上系统(SoC)、应用处理器(AP)或其他存储器控制器传达纠错信息和刷新警报信息。
动态随机存取存储器 dram 反向通道通信系统方法

[发明专利]基于数据信号占空比和相位调制/解调的同步数据链路吞吐量增强技术-CN201480025314.5有效
发明人： L·J·米希拉;D·T·全;A·达塔 -专利权人：高通股份有限公司
申请日： 2014-04-23 - 公布日： 2018-11-09 - 主分类号： H04L25/49 文献下载
摘要：公开了一种基于数据信号占空比和相位调制/解调的同步数据链路吞吐量增强技术。一种方法包括接收要传送的多个比特、对该多个比特进行编码以生成表示该多个比特的多比特信号、以及在与同步信号的循环的一半对应的时段期间经由同步接口来传送该多比特信号。
基于数据信号相位调制解调同步数据链吞吐量增强技术

[发明专利]用于基于总线速度选择性地终接双向总线上的信号的方法和装置-CN201480012111.2有效
发明人： D·T·全;S·S·赛斯;J·D·伊顿;V·R·卡普;V·阿罗拉;V·斯里尼瓦斯;M·A·穆尼尔;I·D·波克 -专利权人：高通股份有限公司
申请日： 2014-03-06 - 公布日： 2018-10-30 - 主分类号： G06F13/40 文献下载
摘要：一种控制信号终接的方法包括提供用于选择性地终接在第一设备处在双向数据总线上接收到的信号的第一逻辑，提供用于选择性地终接在第二设备处在该双向数据总线上接收到的信号的第二逻辑，在该双向数据总线上以第一速度将第一信号从第一设备发送到第二设备，停止第一信号的发送，在停止第一信号的发送之后，启用第二逻辑并且将第二设备的参考电压从第一电平移到第二电平，在第二设备处启用了第二逻辑之后，在该双向数据总线上以更高速度将第二信号从第一设备发送到第二设备，并且基于在第一设备处在该双向数据总线上接收到的信号的速度来控制第一逻辑。
用于基于总线速度选择性双向线上信号方法装置

[发明专利]混合并行串行存储器系统中的多序列冲突减少-CN201780016037.5在审
发明人： D·T·全;Y·李;J·加法里;A·安萨里 -专利权人：高通股份有限公司
申请日： 2017-02-09 - 公布日： 2018-10-26 - 主分类号： G06F12/02 文献下载
摘要：公开了用于在混合并行/串行存储器系统中分配存储器的系统、方法和计算机程序。一种方法包括：以第一存储器序列中的专用串行访问区域和第二存储器序列中的专用并行访问区域，配置针对多序列存储器系统的存储器地址映射。接收到针对虚拟存储器页的请求。如果请求包括性能提示，则虚拟存储器页被选择性地指派给第一存储器序列中的专用串行访问和第二存储器序列中的专用并行访问区域中的空闲物理页。
串行存储器存储器序列第二存储器虚拟存储器并行访问并行存储器地址分配存储器计算机程序空闲物理页序列存储器访问区域序列冲突映射指派提示配置访问

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