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[发明专利]用于存储器的数据屏蔽-CN202310446336.X在审
发明人： A·维斯孔蒂;J·亚瓦尼法尔德;D·维梅尔卡蒂 -专利权人：美光科技公司
申请日： 2023-04-24 - 公布日： 2023-10-27 - 主分类号： G06F21/79 文献下载
摘要：本申请案涉及用于存储器的数据屏蔽。存储器装置可在通电时为相关联存储器阵列设置多个数据屏蔽旗标。每一数据屏蔽旗标可与存储器单元的相应页面相关联，且可指示存储在所述相应页面中的数据是否为经屏蔽数据，或者所述数据是否为新的、未经屏蔽的数据。先前断电时存在的数据可被屏蔽直到在通电之后在所述页面上执行初始写入或激活命令为止，其中所述初始写入或激活命令可导致将经屏蔽数据、写入数据或其组合写入到所述页面。在将先前存储的数据覆写到一页面之后，可复位与所述页面相关联的所述旗标，其可指示存储在所述页面处的数据可被读取。
用于存储器数据屏蔽

[发明专利]用于随机存取和铁电存储器的损耗均衡-CN201880063585.8有效
发明人： R·E·法肯索尔;D·维梅尔卡蒂;D·R·米尔斯 -专利权人：美光科技公司
申请日： 2018-08-23 - 公布日： 2023-09-08 - 主分类号： G11C11/22 文献下载
摘要：本申请涉及用于随机存取和铁电存储器的损耗均衡。描述与用于随机存取和铁电存储器的损耗均衡相关的方法、系统和装置。例如铁电随机存取存储器FeRAM之类的非易失性存储器装置可以利用损耗均衡来通过避免由于循环能力有限引起的可靠性问题而延长存储器装置的寿命。可以通过放宽或避免对存储器阵列的同一部分内的源页面和目标页面的限制来扩展损耗平衡池或用于损耗平衡应用的单元数量。另外，在将数据从所述源页面移动到所述目标页面时，可以应用纠错码以避免复制所述源页面中存在的错误。
用于随机存取存储器损耗均衡

[发明专利]存储器装置中的信号产生电路系统布局-CN202310160976.4在审
发明人： D·维梅尔卡蒂 -专利权人：美光科技公司
申请日： 2023-02-21 - 公布日： 2023-08-25 - 主分类号： G11C5/06 文献下载
摘要：本申请案涉及存储器装置中的信号产生电路系统布局。存储器装置可包含相对于衬底定位于存储器裸片的多个层级中的信号产生电路系统。举例来说，用于产生存取信号的一组第一晶体管可定位于存储器裸片的第一层级上，且用于产生所述存取信号的一组第二晶体管可定位于所述存储器裸片的第二层级上。所述一组第一晶体管及所述一组第二晶体管的形成可涉及与在相应层级上形成其它晶体管共同的处理操作，所述其它晶体管例如单元选择晶体管、层面选择晶体管、分流晶体管及所述相应层级的其它晶体管。
存储器装置中的信号产生电路系统布局

[发明专利]用于每单元1.5位电荷分布的系统及方法-CN202180080604.X在审
发明人： D·维梅尔卡蒂 -专利权人：美光科技公司
申请日： 2021-10-25 - 公布日： 2023-08-08 - 主分类号： G11C11/4096 文献下载
摘要：本公开描述存储器单元(105)，其包含可通过补偿影响存储器单元(105)的非所要本征电荷来存储及感测三种相异存储器状态(305、310、315)的两个参考电压(465及470)。尽管本文中描述的实施例参考三种存储器状态(305、310、315)，但应了解，在其它实施例中，存储器单元(105)可使用所描述方法及技术存储或感测多于三种电荷分布(430、435、440)。在第一存储器状态(305)中，编程电压或感测电压可高于第一参考电压(465)及第二参考电压(470)。在第二存储器状态(310)中，外加电压或感测电压可在第一参考电压(465)与第二参考电压(470)之间。在第三存储器状态(315)中，外加电压或感测电压可低于第一参考电压(465)及第二参考电压(470)。因而，存储器单元(105)可存储及检索三种存储器状态(305、310、315)。
用于单元 1.5 电荷分布系统方法

[发明专利]具有供应滤波器的输出缓冲器-CN202180050127.2在审
发明人： D·维梅尔卡蒂 -专利权人：美光科技公司
申请日： 2021-07-06 - 公布日： 2023-05-05 - 主分类号： G11C7/10 文献下载
摘要：一种电子装置可包含一或多个输出缓冲器，每一输出缓冲器包含：一对最终p沟道金属氧化物半导体(PMOS)及n沟道金属氧化物半导体(NMOS)晶体管；用以驱动所述PMOS晶体管的第一预缓冲器；以及用以驱动所述NMOS晶体管的第二预缓冲器。每一输出缓冲器从预缓冲器供应滤波电路接收电力，所述预缓冲器供应滤波电路可包含：用于稳定供应电压的供应电容器；用于滤波供应给所述第一预缓冲器的所述电压的低通第一预缓冲器供应滤波器；以及供应给所述第二预缓冲器的低通第二预缓冲器供应滤波器电压。
具有供应滤波器输出缓冲器

[发明专利]用于存储器的冗余阵列列解码器-CN201780054559.4有效
发明人： D·维梅尔卡蒂;郭欣伟 -专利权人：美光科技公司
申请日： 2017-08-21 - 公布日： 2023-04-18 - 主分类号： G11C8/10 文献下载
摘要：本发明涉及用于存储器的冗余阵列列解码器。描述用于存储器阵列中的冗余的方法、系统及设备。存储器阵列可包含相对于所述阵列的其它存储器单元的一些冗余存储器单元。如果发现另一存储器单元在某种程度上存在缺陷，就可使用此类冗余存储器单元；例如，在制造所述阵列之后且在部署之前，可识别影响特定存储器单元的所述阵列的部分中的缺陷。可将存储器单元指定为所述阵列的众多其它存储器单元的冗余单元，使得所述阵列中的冗余单元的总数目在所述阵列的总单元数目中的分率相对较小。切换组件的配置可允许以支持众多其它单元的冗余的方式操作冗余单元且可在存取冗余单元时限制对邻近单元的干扰。
用于存储器冗余阵列解码器

[发明专利]场效应晶体管、含有此类场效应晶体管的装置及其形成方法-CN202210947635.7在审
发明人： D·维梅尔卡蒂 -专利权人：美光科技公司
申请日： 2022-08-09 - 公布日： 2023-04-04 - 主分类号： H01L29/417 文献下载
摘要：本申请案涉及场效应晶体管、含有此类场效应晶体管的装置及其形成方法。场效应晶体管及含有此类场效应晶体管的集成电路装置可包含：半导体材料，其具有第一导电性类型；第一源极/漏极区，其具有第二导电性类型；第二源极/漏极区，其具有所述第二导电性类型；第一触点，其连接到所述第一源极/漏极区；导体，其上覆于所述半导体材料的有源区域且具有包围所述第一触点的环形部分及从所述导体的所述环形部分的外周长延伸的突刺部分；第二触点，其连接到所述导体的所述环形部分外的所述第二源极/漏极区；电介质，其在所述导体与所述有源区域之间；及第三触点，其上覆于所述有源区域且连接到所述导体的所述突刺部分。
场效应晶体管含有装置及其形成方法

[发明专利]用于缓解存储器单元的干扰的方法和设备-CN201810885068.0有效
发明人： D·维梅尔卡蒂;M·费希尔;A·约翰逊 -专利权人：美光科技公司
申请日： 2018-08-06 - 公布日： 2023-02-28 - 主分类号： G11C11/22 文献下载
摘要：本申请案是针对用于缓解存储器阵列中的存储器单元的干扰的方法和设备。描述用于在存取操作期间缓解对存储器阵列中的未选存储器单元的干扰的技术的方法、系统和装置。并联线可形成于所选存储器单元的板与所述所选存储器单元的数字线之间，以在所述存取操作期间将所述板耦合到所述数字线。切换组件可定位于所述并联线上。所述切换组件可基于从存储器控制器接收的指令而选择性地将所述板耦合到所述数字线。通过在所述存取操作期间将所述板耦合到所述数字线，由于所述数字线的电压电平的改变而在所述板上引起的电压可减小量值或可改变类型。
用于缓解存储器单元干扰方法设备

[发明专利]具有多路复用选择线的存储器阵列-CN202180029747.8在审
发明人： D·维梅尔卡蒂 -专利权人：美光科技公司
申请日： 2021-03-18 - 公布日： 2023-01-13 - 主分类号： G11C11/22 文献下载
摘要：本发明描述用于具有多路复用选择线的存储器阵列的方法、系统及装置。在一些情况中，存储器装置的存储器单元可包含存储组件、与字线耦合的第一晶体管及与第一选择线耦合的第二晶体管以选择性耦合所述存储器单元与第一数字线。第三晶体管可与所述第一数字线及一组数字线及一组选择线共同的感测组件耦合。第二选择线可与所述第三晶体管耦合且经配置以耦合所述感测组件与所述第一数字线及耦合所述感测组件与第二数字线。所述感测组件可基于来自所述第一数字线的信号及来自所述第二数字线的信号来确定由所述存储器单元存储的逻辑状态。
具有多路复用选择存储器阵列

[发明专利]在存储器中的编程操作期间防止寄生电流-CN202180034061.8在审
发明人： D·维梅尔卡蒂 -专利权人：美光科技公司
申请日： 2021-04-21 - 公布日： 2022-12-30 - 主分类号： G11C11/56 文献下载
摘要：本公开包含用于在存储器中的编程操作期间防止寄生电流的设备、方法及系统。实施例包含感测线、存取线及存储器单元。所述存储器单元包含第一晶体管，所述第一晶体管具有浮动栅极及控制栅极，其中所述第一晶体管的所述控制栅极耦合到所述存取线；及第二晶体管，所述第二晶体管具有控制栅极，其中所述第二晶体管的所述控制栅极耦合到所述存取线，所述第二晶体管的第一节点耦合到所述感测线，并且所述第二晶体管的第二节点耦合到所述第一晶体管的所述浮动栅极。所述存储器单元还包含耦合到所述感测线及所述第一晶体管的节点的二极管或其它整流元件。
存储器中的编程操作期间防止寄生电流

[发明专利]低电压铁电存储器单元感测-CN202180012500.5在审
发明人： D·维梅尔卡蒂 -专利权人：美光科技公司
申请日： 2021-01-06 - 公布日： 2022-11-25 - 主分类号： G11C11/22 文献下载
摘要：描述用于低电压铁电存储器单元感测的方法、系统和装置。作为用于存储器单元的存取操作的部分，可对两个共源共栅结构的栅极加偏压以补偿相关联的阈值电压。对应于存储于所述存储器单元中的电荷的所提取信号可传送通过第一共源共栅结构以将第一电容器充电。类似地，在虚设数字线处形成的参考信号可传送通过第二共源共栅结构以将第二电容器充电。通过将在所述虚设数字线处形成的所述参考信号与从存储器单元提取的所述信号进行比较，可减小存储器单元性能的变化对所述感测窗口的效应。另外，基于对所述共源共栅结构的所述栅极加偏压，在所述感测组件处进行比较的所述信号之间的差与其它感测方案相比可为低。
电压存储器单元

[发明专利]存储器装置中的薄膜晶体管层叠选择-CN202210516305.2在审
发明人： D·维梅尔卡蒂 -专利权人：美光科技公司
申请日： 2022-05-12 - 公布日： 2022-11-22 - 主分类号： G11C8/08 文献下载
摘要：本申请案是针对存储器装置中的薄膜晶体管层叠选择。存储器装置可包含布置在形成于衬底上方的层叠堆叠中的存储器阵列，及分布在所述层之间以利用共用的基于衬底的电路系统的层叠选择组件。例如，所述堆叠的每一存储器阵列可包含对应层叠的一组数字线，及可操作以将所述组数字线与在多个层叠之间共享的列解码器耦合的层叠选择电路系统。为了存取一个层叠上的所选择存储器阵列的存储器单元，可各自激活对应于所述存储器阵列的所述层叠选择电路系统，而可去激活对应于另一层叠上的非所选择存储器阵列的所述层叠选择电路系统。所述层叠选择电路系统，例如晶体管，可利用薄膜制造技术，例如用于形成垂直晶体管的各种技术。
存储器装置中的薄膜晶体管层叠选择

[发明专利]存储器装置中的薄膜晶体管层叠选择-CN202210517131.1在审
发明人： D·维梅尔卡蒂 -专利权人：美光科技公司
申请日： 2022-05-12 - 公布日： 2022-11-22 - 主分类号： G11C8/08 文献下载
摘要：本申请案是针对存储器装置中的薄膜晶体管层叠选择。存储器装置可包含布置在形成于衬底上方的层叠堆叠中的存储器阵列，及分布在所述层之间以利用共用的基于衬底的电路系统的层叠选择组件。例如，所述堆叠的每一存储器阵列可包含对应层叠的一组数字线，及可操作以将所述组数字线与在多个层叠之间共享的列解码器耦合的层叠选择电路系统。为了存取一个层叠上的所选择存储器阵列的存储器单元，可各自激活对应于所述存储器阵列的所述层叠选择电路系统，而可去激活对应于另一层叠上的非所选择存储器阵列的所述层叠选择电路系统。所述层叠选择电路系统，例如晶体管，可利用薄膜制造技术，例如用于形成垂直晶体管的各种技术。
存储器装置中的薄膜晶体管层叠选择

[发明专利]存储器装置中的薄膜晶体管层叠选择-CN202210517021.5在审
发明人： D·维梅尔卡蒂 -专利权人：美光科技公司
申请日： 2022-05-12 - 公布日： 2022-11-22 - 主分类号： G11C8/08 文献下载
摘要：本申请案是针对存储器装置中的薄膜晶体管层叠选择。存储器装置可包含布置在形成于衬底上方的层叠堆叠中的存储器阵列，及分布在所述层之间以利用共用的基于衬底的电路系统的层叠选择组件。例如，所述堆叠的每一存储器阵列可包含对应层叠的一组数字线，及可操作以将所述组数字线与在多个层叠之间共享的列解码器耦合的层叠选择电路系统。为了存取一个层叠上的所选择存储器阵列的存储器单元，可各自激活对应于所述存储器阵列的所述层叠选择电路系统，而可去激活对应于另一层叠上的非所选择存储器阵列的所述层叠选择电路系统。所述层叠选择电路系统，例如晶体管，可利用薄膜制造技术，例如用于形成垂直晶体管的各种技术。
存储器装置中的薄膜晶体管层叠选择

[发明专利]存储器装置中的薄膜晶体管层叠选择-CN202210514004.6在审
发明人： D·维梅尔卡蒂;F·A·席赛克-艾吉 -专利权人：美光科技公司
申请日： 2022-05-11 - 公布日： 2022-11-22 - 主分类号： G11C8/10 文献下载
摘要：本申请案是针对存储器装置中的薄膜晶体管层叠选择。存储器装置可包含布置在形成于衬底上方的层叠堆叠中的存储器阵列，及分布在所述层之间以利用共用的基于衬底的电路系统的层叠选择组件。例如，所述堆叠的每一存储器阵列可包含对应层叠的一组数字线，及可操作以将所述组数字线与在多个层叠之间共享的列解码器耦合的层叠选择电路系统。为了存取一个层叠上的所选择存储器阵列的存储器单元，可各自激活对应于所述存储器阵列的所述层叠选择电路系统，而可去激活对应于另一层叠上的非所选择存储器阵列的所述层叠选择电路系统。所述层叠选择电路系统，例如晶体管，可利用薄膜制造技术，例如用于形成垂直晶体管的各种技术。
存储器装置中的薄膜晶体管层叠选择

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