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[发明专利]多层配线基板及其制造方法以及探针卡-CN201380019587.4有效
发明人：井上龙雄;菅井孝安;工藤俊之;大森利则 -专利权人：日本麦可罗尼克斯股份有限公司
申请日： 2013-02-28 - 公布日： 2017-05-31 - 主分类号： H05K3/46 文献下载
摘要：本发明的课题是提供一种特性阻抗的调整较为容易的、能够与端子的窄间距化进行对应的多层配线基板及其制造方法以及探针卡。通过提供以下多层配线基板及其制造方法以及探针卡来解决上述的课题一种在基板上将多个配线层夹着绝缘层地进行叠层而成的多层配线基板，在所述配线层上所形成的配线是由第一层和第二层组成的二层结构的配线，所述第一层由第一导电材料构成，所述第二层由比所述第一导电性材料的相对磁导率大的第二导电性材料构成，通过设为所述二层结构，相比于与所述二层结构的配线相同厚度的配线仅由所述第一导电性材料构成的情况，所述配线的特性阻抗被调整为更接近50欧姆的值。
多层配线基板及其制造方法以及探针

[发明专利]电气膜体的制造方法-CN201310407995.9有效
发明人： 菅井孝安;小田部昇 -专利权人：日本麦可罗尼克斯股份有限公司
申请日： 2013-09-09 - 公布日： 2017-05-24 - 主分类号： H05K1/16 文献下载
摘要：本发明的电气膜体的制造方法以短时间高效率且高精度地形成薄膜电阻等元件。该电气膜体的制造方法是将膜体形成为符合所希望的电气特性的形状的电气膜体的制造方法，其具有以下工序在基板层上形成电气膜体的成膜工序，测量在该成膜工序中成膜的电气膜体的面内的电气特性的电气特性测量工序；基于在该电气特性测量工序中测量到的电气特性设定电气膜体的形状的电气膜体形状设定工序，以及形成在该电气膜体形状设定工序中所设定的形状的电气膜体的电气膜体形成工序。
电气制造方法

[发明专利]多层配线基板和使用该多层配线基板的探针卡-CN201310473368.5有效
发明人：小田部昇;大森利则;菅井孝安 -专利权人：日本麦可罗尼克斯股份有限公司
申请日： 2013-10-11 - 公布日： 2014-05-14 - 主分类号： H05K1/02 文献下载
摘要：本发明提供一种多层配线基板和使用该多层配线基板的探针卡，本发明的目的在于提高薄膜电阻器的针对安装有上述薄膜电阻器的多层配线基板的热变化的耐久性。多层配线基板包括：绝缘板，其由多个具有绝缘性的合成树脂层构成；配线电路，其设于该绝缘板；薄膜电阻器，其以沿着上述多个合成树脂层中的至少1个合成树脂层埋设于该合成树脂层内的方式形成，且被插入到上述配线电路中；以及热伸缩抑制层，其以被埋设于与埋设、形成有该薄膜电阻器的上述合成树脂层相邻的上述合成树脂层的方式形成并以在向该多层配线基板的厚度方向投影时与上述薄膜电阻器重叠的方式配置，该热伸缩抑制层具有比上述相邻的两合成树脂层的线膨胀系数小的线膨胀系数。
多层配线基板使用探针