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[发明专利]静电放电保护电路-CN202310853607.3在审
发明人： 范炜盛 -专利权人：华虹半导体（无锡）有限公司
申请日： 2023-07-11 - 公布日： 2023-10-20 - 主分类号： H02H9/04 文献下载
摘要：一种静电放电保护电路，所述静电放电保护电路包括：位于高压电源输入端及低压电源输入端之间的静电泄放子电路及静电触发子电路，其中：所述静电泄放子电路，由至少一个并联连接的nLDMOS晶体管构成，用于在ESD发生时，泄放ESD电流；所述静电触发子电路，与所述静电泄放子电路中nLDMOS晶体管的栅极连接，用于触发所述静电泄放子电路执行ESD电流泄放操作，并提高所述nLDMOS晶体管的栅极电位，使得所述nLDMOS晶体管的栅极电位大于所述nLDMOS晶体管的栅极耦合电位。采用上述方案，可以在泄放ESD电流的同时，提高LDMOS的静电泄放能力。
静电放电保护电路

[发明专利]一种静电保护器件-CN202310956985.4在审
发明人： 范炜盛;苏庆;韦敏侠 -专利权人：华虹半导体（无锡）有限公司;上海华虹宏力半导体制造有限公司
申请日： 2023-07-31 - 公布日： 2023-09-15 - 主分类号： H01L27/02 文献下载
摘要：本发明提供一种静电保护器件，包括衬底；位于衬底上方的N型埋层和P型埋层；位于N型埋层和所述P型埋层上方的外延层；位于外延层中且N型埋层上方从左至右间隔交错排列的N阱和P阱；N阱通过N深阱与N型埋层短接在一起，位于N型埋层上方左右两端位置的N阱中设有N+区和P+区，其余N阱中设有P+区，P阱中设有P+区，各个区之间皆设有浅沟槽隔离；设有N+区和P+区的N阱为基区，从基区的N+区中引出接高压；N阱中的P+区为发射区接高压；P阱为集电区，从P+区中引出接低压。本发明器件的维持电压和触发电压基本一致，无闩锁风险，而且可以通过调整N阱和P阱的数量和距离满足不同等级的ESD性能需求，获得不同的触发电压，能够更好地实现ESD保护作用。
一种静电保护器件

[发明专利]ESD器件-CN202310139720.5在审
发明人： 范炜盛 -专利权人：华虹半导体（无锡）有限公司
申请日： 2023-02-20 - 公布日： 2023-05-26 - 主分类号： H01L27/02 文献下载
摘要：本申请公开了一种ESD器件，包括：衬底，衬底中形成有第一STI结构和第二STI结构，从俯视角度观察，第一STI结构和第二STI结构为环形，第一STI结构位于第二STI结构的外侧且第一STI结构和第二STI结构之间不重叠；第一STI结构和第二STI结构之间的衬底中形成有二极管结构；第一STI结构外侧的衬底中形成有第一重掺杂区，第二STI结构环绕的区域内形成有多个MOS器件。本申请通过在包含多个MOS器件的ESD器件中，在ESD器件最外侧的MOS器件与最外层的重掺杂区之间设置二极管结构，能够在器件工作时，在寄生NPN管触发前，二极管结构提前触发，向衬底内部注入大量的电子、空穴对，提高衬底电流，促使外层的叉指能与中间的叉指同时触发，提高器件的ESD防护性能。
esd 器件

[发明专利]低压ESD保护电路-CN202310081541.0在审
发明人： 范炜盛 -专利权人：华虹半导体（无锡）有限公司
申请日： 2023-01-30 - 公布日： 2023-05-12 - 主分类号： H02H9/02 文献下载
摘要：本发明提供一种低压ESD保护电路，包括：缓冲单元和电流泄放单元，本申请通过在VDD‑GND之间引入用于控制所述电流泄放单元关断或开启的缓冲单元，在正常上电和工作状态下，电流泄放单元处于关断状态不影响被保护电路的正常工作；当ESD事件发生在VDD端时，缓冲单元给电流泄放单元提供一高电位，电流泄放单元开启，泄放ESD电流，该低压ESD保护电路无电容，占用芯片面积较小，使得器件的总面积较小。进一步的，本申请提供的低压ESD保护电路适用于3.3V、5V等栅氧击穿电压大于6V的电源端口，该低压ESD保护电路的开启电压约为6V，大于工作电压，避免快速上电导致误触发的风险。
低压 esd 保护电路

[发明专利]用于静电防护的GGNMOS结构-CN202211155847.8在审
发明人： 范炜盛 -专利权人：华虹半导体（无锡）有限公司
申请日： 2022-09-22 - 公布日： 2023-01-06 - 主分类号： H01L27/02 文献下载
摘要：本发明提供一种用于静电防护的GGNMOS结构，包括：衬底、两组电流泄放模块和环形重掺杂区，各组所述电流泄放模块包括：多个泄放单元；其中，各所述泄放单元包括：两个源端、一个漏端、两个栅极、一个浮空重掺杂区、多个轻掺杂漏区和隔离层。本申请在各所述泄放单元中，通过在漏端中嵌入浮空重掺杂区，形成DN+/Psub/P+(Diode)；通过调节浮空重掺杂区与子漏端之间的距离使Diode的击穿电压大于VDD并且小于寄生NPN的触发电压，从而能够在寄生的NPN触发前，Diode提前触发，向衬底内部注入大量的电子、空穴对，提高衬底的电流，降低触发电压，使得器件均匀导通，从而提高GGNMOS的ESD防护性能。
用于静电防护 ggnmos 结构

[发明专利]一种GGNMOS结构-CN202211365668.7在审
发明人： 范炜盛 -专利权人：华虹半导体（无锡）有限公司
申请日： 2022-10-31 - 公布日： 2023-01-03 - 主分类号： H01L27/02 文献下载
摘要：本发明提供一种GGNMOS结构，包括P型衬底，P型衬底中形成有N+有源区；位于N+有源区中的梳齿状的源极区和漏极区；位于P型衬底上表面且设置于源极区和漏极区之间的栅极结构；位于P型衬底中在栅极结构两侧的轻掺杂漏区；覆盖部分栅极结构和漏极区的SAB硅化层；形成于漏极区中的P型离子注入区，P型离子注入区与漏极区之间设有隔离结构；以及位于N+有源区外围的P+保护环。本发明通过在GGNMOS结构的漏极区中形成P型离子注入区，并与最中间的源极区短接，使得当ESD电压促使中间叉指GGNMOS导通时，大量的ESD电流进入最中间的源极区进而通过金属连线、漏极区的P型离子注入区注入到衬底，降低了其他叉指GGNMOS的导通电压，使导通均匀，提高了GGNMOS结构的ESD防护能力。
一种 ggnmos 结构

[发明专利]一种用于ESD保护的LVTSCR器件结构及其制作方法-CN202211184981.0在审
发明人：邓樟鹏;苏庆;韦敏侠;范炜盛 -专利权人：上海华虹宏力半导体制造有限公司;华虹半导体（无锡）有限公司
申请日： 2022-09-27 - 公布日： 2022-12-23 - 主分类号： H01L27/02 文献下载
摘要：本发明提出了一种LVTSCR结构的制备方法，应用于低压ESD器件中。在本发明提供的LVTSCR器件的制造方法中，其在常规的LVTSCR器件结构的基础上，在该器件的相邻的P型深阱和N型深阱交界区域内分别形成并列且相隔预设可调间距的P型重掺杂离子区和N型重掺杂离子区，并在所述离子类型不同的重掺杂离子区所对应的半导体衬底的表面上形成阻挡层SB，通过调节相隔预设可调间距的宽度，可以改变增加的离子类型不同的重掺杂离子区之间的电荷空间区，从而使LVTSCR器件具备更低的触发电压，进而实现对1.1V～2.5V低压电路的ESD保护，有效提高ESD保护能力。
一种用于 esd 保护 lvtscr 器件结构及其制作方法

[发明专利]静电保护结构-CN202211045794.4在审
发明人： 范炜盛 -专利权人：华虹半导体（无锡）有限公司
申请日： 2022-08-29 - 公布日： 2022-11-25 - 主分类号： H01L27/02 文献下载
摘要：本发明提供一种静电保护结构，包括：半导体衬底，具有第一阱区及与所述第一阱区相邻设置的第二阱区；第一掺杂区，形成于所述第一阱区及所述第二阱区交界处的表层中；第二掺杂区，形成于所述第一阱区的表层中；第三掺杂区，形成于所述第二阱区的表层中；MOS管，包括栅极、漏区及源区，形成于所述第一掺杂区与所述第二掺杂区之间或形成于所述第一掺杂区与所述第三掺杂区之间，且所述栅极及所述漏区与所述第一掺杂区短接。通过本发明解决了现有的SCR静电防护结构维持电压偏低，易发生闩锁效应的问题。
静电保护结构

[发明专利]一种NLDMOS结构及其制备方法-CN202211185526.2在审
发明人：邓樟鹏;苏庆;韦敏侠;范炜盛 -专利权人：上海华虹宏力半导体制造有限公司;华虹半导体（无锡）有限公司
申请日： 2022-09-27 - 公布日： 2022-11-22 - 主分类号： H01L29/78 文献下载
摘要：本发明提出了一种NLDMOS结构的制备方法，应用于高维持电压ESD器件。在本发明提供的NLDMOS器件的制造方法中，其在常规的ESD NLDMOS器件结构的基础上，在该器件的源区重掺杂N型区和栅极之间的沟道处注入P型离子，形成P型注入区，所注入的P型离子可以是轻掺杂型的，也可以是重掺杂型的。形成的P型注入区可以使ESD电流更多的从下方P型深阱流向源区S端的重掺杂N型区，得到更深的ESD电流路径而提高维持电压，使得NLDMOS的NPN开启更加均匀，避免了闩锁效应(latch‑up)产生的风险，并最终提高了ESDNLDMOS器件的静电保护ESD能力。
一种 nldmos 结构及其制备方法

[发明专利]静电保护SCR器件-CN202210336545.4在审
发明人： 范炜盛 -专利权人：华虹半导体（无锡）有限公司
申请日： 2022-03-31 - 公布日： 2022-07-12 - 主分类号： H01L27/02 文献下载
摘要：本申请涉及半导体集成电路制造技术领域，具体涉及一种静电保护SCR器件。静电保护SCR器件包括底层，底层上形成阱区层，阱区层上形成掺杂离子层；阱区层包括横向相邻设置的第一导电类型区和第二导电类型区；掺杂离子层包括位于第一导电类型区位置上的第一导电类型掺杂A区和第二导电类型掺杂A区，包括位于第二导电类型区位置上的第一导电类型掺杂B区和第二导电类型掺杂B区；掺杂离子层还包括跨接在第一导电类型区和第二导电类型区之间交界处上的第一重掺杂区；位于第一重掺杂区下的第一导电类型区中，或者位于第一重掺杂区下的第二导电类型区中形成第二重掺杂区；第一重掺杂区和第二重掺杂区之间交叠接触形成击穿结。
静电保护 scr 器件

[发明专利]用于静电防护的MOS器件及其制备方法-CN202210185557.1在审
发明人： 范炜盛 -专利权人：华虹半导体（无锡）有限公司
申请日： 2022-02-28 - 公布日： 2022-05-31 - 主分类号： H01L27/02 文献下载
摘要：本发明提供一种用于静电防护的MOS器件及其制备方法，其中MOS器件包括堆叠的第一衬底、埋氧层和第二衬底、位于所述第二衬底中的阱区、栅极、轻掺杂漏区、漏端和源端。其中，所述漏端包括：第一体部和第一齿部；所述源端包括：第二体部和第二齿部，相邻的所述第一齿部与所述第二齿部相对设置且交错排布。本申请通过将漏端的第一齿部和源端的第二齿部设计为交错排布，并且漏端和源端之间的所述轻掺杂漏区能够保证二者电学上的连接，使得漏端和源端在两侧的形状可以形成互补，并且极大地增加了源端和漏端两侧与阱区之间的接触面积，即增加了PN结的结面积，增加了ESD的通流面积，从而提高了器件的静电防护能力。
用于静电防护 mos 器件及其制备方法

[发明专利]用于静电放电保护的MOS器件及其制备方法-CN202210185905.5在审
发明人： 范炜盛 -专利权人：华虹半导体（无锡）有限公司
申请日： 2022-02-28 - 公布日： 2022-05-31 - 主分类号： H01L21/8234 文献下载
摘要：本发明提供一种用于静电放电保护的MOS器件及其制备方法，其中方法包括：利用第一光罩在所述低压器件区中形成第一轻掺杂漏区，其中，在所述第一轻掺杂漏区之间形成第一窗口；利用第二光罩在所述高压器件区中、所述低压器件区中形成第二轻掺杂漏区。本申请利用第一光罩形成图案化的第一轻掺杂漏区，然后再在第一窗口中形成第二轻掺杂漏区，最后在第一轻掺杂漏区和第二轻掺杂漏区上形成第一漏端，这样可以直接在形成第一轻掺杂漏区和第二轻掺杂漏区的同时形成第一漏端底部的ESD离子注入区，从而在不额外增加第一漏端底部的ESD离子注入工序的同时，节省了MOS器件的制造成本，也降低了器件的触发电压，提高了器件的鲁棒性。
用于静电放电保护 mos 器件及其制备方法

[发明专利]一种静电保护GGNMOS结构-CN202210096916.6在审
发明人： 范炜盛 -专利权人：华虹半导体（无锡）有限公司
申请日： 2022-01-27 - 公布日： 2022-05-13 - 主分类号： H01L27/02 文献下载
摘要：本申请公开了一种静电保护GGNMOS结构，属于半导体器件及制造领域。基于SOI工艺，该结构引入一圈N型阱，并在N型阱中形成P型重掺杂区和N型重掺杂区交替的块状掺杂区，N型阱处的P型重掺杂区、N型阱、P型阱与源端处的N型重掺杂区形成SCR结构，打开泄放电流；N型阱处的P型重掺杂区、N型重掺杂区与漏端的N型重掺杂区短接形成阳极，源端的N型重掺杂区与栅端短接形成阴极，SCR结构用于ESD电压加到阳极时打开泄放电流，增加了额外的ESD电流泄放通道，提高了SOI GGNMOS的ESD防护能力。
一种静电保护 ggnmos 结构

[发明专利]一种适用于多端口静电保护MOS结构-CN202210104671.7在审
发明人： 范炜盛 -专利权人：华虹半导体（无锡）有限公司
申请日： 2022-01-28 - 公布日： 2022-05-06 - 主分类号： H01L27/02 文献下载
摘要：本申请公开了一种适用于多端口静电保护MOS结构，属于半导体器件及制造领域。在该适用于多端口静电保护MOS结构中，通过在电源阳极、电源阴极和I/O端口形成的NPN电流通道、PN Diode电流通道，实现电源阳极、电源阴极和I/O端口之间的全方位保护；此外，与相关技术中设置I/O端口到电源阴极、I/O端口到电源阳极和电源阳极到电源阴极对应的多个ESD器件保护相比，本申请能够通过单个静电保护MOS结构就实现上述多端口静电保护需求，减少了ESD器件数量，进一步节约了芯片面积。
一种适用于多端静电保护 mos 结构

[发明专利]静电放电保护GGNMOS结构-CN202210059237.1在审
发明人： 范炜盛 -专利权人：华虹半导体（无锡）有限公司
申请日： 2022-01-19 - 公布日： 2022-05-03 - 主分类号： H01L27/02 文献下载
摘要：本发明提供一种静电放电保护GGNMOS结构，包括：衬底、深隔离结构、环形N型阱区、第一P型阱区、第二P型阱区、第一N型重掺杂区、第二N型重掺杂区、第三N型重掺杂区、第一栅氧化层、第二栅氧化层、第一环形P型重掺杂区、第二环形P型重掺杂区、第三环形P型重掺杂区、环形N型重掺杂区和多个浅隔离结构。本申请通过在所述第一环形P型重掺杂区的外围设置所述第二环形P型重掺杂区，使得所述第二环形P型重掺杂区、所述环形N型阱区和所述第一P型阱区分别与所述第一N型重掺杂区、所述第三N型重掺杂区形成SCR泄放电流通道，从而提高静电放电保护GGNMOS结构的鲁棒性。
静电放电保护 ggnmos 结构

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