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[发明专利]三态门、包括三态门的电路和半导体结构-CN201280062011.1有效
发明人： 理查德·费朗 -专利权人：索泰克公司
申请日： 2012-12-11 - 公布日： 2019-04-23 - 主分类号： H03K19/094 文献下载
摘要：三态门、包括三态门的电路和半导体结构。本发明涉及一种三态门(1000，2000)，包括输出端(1400)和至少两个晶体管(1200，1300；2200，2300)，每一个晶体管都具有至少第一栅极和第二栅极，被配置为使得通过控制晶体管中的至少一个晶体管的阈值电压在输出端设置高阻抗值(Z)。
三态

[发明专利]查找表架构-CN201380012893.5有效
发明人： 理查德·费朗 -专利权人：索泰克公司
申请日： 2013-02-22 - 公布日： 2018-09-14 - 主分类号： H03K19/177 文献下载
摘要：本发明涉及查找表架构和包括查找表架构的FPGA；该查找表架构(6000)包括：寄存器组(6200、6300)，该寄存器组(6200、6300)包括多个寄存器，该多个寄存器被配置为发出寄存器信号；以及可编程逻辑(6100)，该可编程逻辑(6100)包括被配置为至少由寄存器信号控制的多个传输门；寄存器组和所述可编程逻辑形成查找表，其中，传输门沿单个方向设置。
查找架构

[发明专利]查找表-CN201380012524.6有效
发明人： 理查德·费朗 -专利权人：索泰克公司
申请日： 2013-02-11 - 公布日： 2018-06-12 - 主分类号： H03K19/177 文献下载
摘要：本发明涉及一种查找表(1000)，所述查找表包括：多个寄存器信号(r0‑r3)；多个输入信号(A、A'、B、B')；至少一个输出信号(Y)；以及多个通栅(1111‑1114)，其中，所述多个通栅中的至少第一通栅(1111)通过所述多个输入信号中的第一输入信号(A')并且通过所述多个寄存器信号中的至少第一寄存器信号(r3)来控制，使得所述寄存器信号(r3)在所述第一通栅的操作上具有优于所述输入信号(A')的优先级。
寄存器信号通栅查找表输出信号

[发明专利]用于浮体单元的互补FET注入-CN201380024974.7有效
发明人： F·霍夫曼;理查德·费朗;卡洛斯·马祖拉 -专利权人：索泰克公司
申请日： 2013-05-08 - 公布日： 2017-10-31 - 主分类号： H01L27/12 文献下载
摘要：本发明涉及一种浮体存储单元(100)，该浮体存储单元(1000)包括第一MOS晶体管(1100)和第二MOS晶体管(1200)，其中至少第二MOS晶体管具有浮体(1204)；其特征在于，第一MOS晶体管和第二MOS晶体管被构造成，电荷能够通过第一MOS晶体管向/从第二MOS晶体管的浮体移动。
用于单元互补 fet 注入

[发明专利]EPROM单元-CN201380015607.0有效
发明人： 理查德·费朗 -专利权人：索泰克公司
申请日： 2013-02-11 - 公布日： 2017-04-12 - 主分类号： G11C16/04 文献下载
摘要：本发明涉及一种寄存器单元，所述寄存器单元包括一个输出节点(OUT)；至少两个电源节点(VP、GND)；第一闪速晶体管(1201)和第二闪速晶体管(1202)；其中所述寄存器单元被构造成，使得随着所述闪速晶体管中的至少一个中存储的值的变化，所述电源节点中的至少一个可驱动所述输出节点。本发明还涉及一种包括所述寄存器单元的FPGA。
eprom 单元

[发明专利]用于制造半导体衬底的方法-CN201110082594.1有效
发明人：卡洛斯·马祖拉;康斯坦丁·布德尔;理查德·费朗;比什-因·阮 -专利权人：硅绝缘体技术有限公司
申请日： 2011-04-01 - 公布日： 2015-11-18 - 主分类号： H01L21/762 文献下载
摘要：本发明涉及一种用于制造半导体衬底的方法，特别是用于制造绝缘体上半导体衬底的方法，该方法包括以下步骤：a)提供施主衬底和操作衬底；b)在操作衬底中、特别是在操作衬底内部形成一个或更多个掺杂区域的图案；以及c)特别地通过键合将施主衬底与操作衬底接合起来以获得施主-操作混合物。
用于制造半导体衬底方法

[发明专利]复用器、查找表及FPGA-CN201380013147.8在审
发明人： 理查德·费朗 -专利权人：索泰克公司
申请日： 2013-02-11 - 公布日： 2014-11-19 - 主分类号： H03K17/735 文献下载
摘要：本发明涉及一种复用器(1000)，所述复用器(1000)至少包括：第一输入端(1051)和第二输入端(1052,1053,1054)；以及一个输出端(1041)，其经由第一通栅(1031)连接到所述第一输入端，并且经由第二通栅(1032,1033,1034)连接到所述第二输入端，其中所述第一通栅至少包括第一双栅晶体管，并且所述第二通栅至少包括第二双栅晶体管，并且所述第一双栅晶体管和所述第二双栅晶体管中的每一个具有基于第一控制信号(A)被控制的第一栅(1031A,1032A,1033A,1034A)和基于第二控制信号(B)被控制的第二栅(1031B,1032B,1033B,1034B)。本发明还涉及基于所述复用器的查找表和FPGA。
复用器查找 fpga

[发明专利]用于制造半导体器件的多层结构和工艺-CN201210057529.8有效
发明人：比什-因·阮;卡洛斯·马祖拉;理查德·费朗 -专利权人：索泰克公司
申请日： 2012-03-06 - 公布日： 2012-09-19 - 主分类号： H01L21/02 文献下载
摘要：本发明公开了一种用于制造半导体器件的多层结构和工艺。本发明的方法包括：提供绝缘体上硅SOI堆叠，该SOI堆叠包括衬底层、在衬底层上的第一氧化物层和在第一氧化物层(BOX层)上的硅层；形成SOI堆叠的至少一个第一区域，其中通过热氧化硅层的一部分来薄化硅层；以及形成SOI堆叠的至少一个第二区域，其中通过退火来薄化第一氧化物层(BOX层)。
用于制造半导体器件多层结构工艺

[发明专利]包含绝缘体上硅结构体中的场效应晶体管的半导体器件-CN201110099463.4有效
发明人：卡洛斯·马祖拉;理查德·费朗;比什-因·阮 -专利权人：硅绝缘体技术有限公司
申请日： 2011-04-20 - 公布日： 2011-11-09 - 主分类号： H01L27/12 文献下载
摘要：本发明涉及一种包含绝缘体上硅结构体中的场效应晶体管的半导体器件，所述半导体器件包含绝缘体上半导体SeOI结构体，所述结构体含有基片、所述基片上的氧化物层和所述氧化物层上的半导体层；所述半导体器件还包含场效应晶体管FET，其中所述FET包含所述基片中的通道区；作为所述SeOI结构体的所述氧化物层的至少一部分的电介质；和至少部分地作为所述SeOI结构体的半导体层的第一部分的栅。
包含绝缘体结构中的场效应晶体管半导体器件

[发明专利]沟道穿过埋入介电层的存储单元-CN201010625058.7有效
发明人：卡洛斯·马祖拉;理查德·费朗 -专利权人：硅绝缘体技术有限公司
申请日： 2010-12-10 - 公布日： 2011-09-14 - 主分类号： H01L27/12 文献下载
摘要：本发明的第一方面涉及一种存储单元，该存储单元包括：绝缘体上半导体基板，其包括通过绝缘层BOX与底部基板间隔开的半导体材料的薄层；FET晶体管，其包括源区S和漏区D、内有沟槽的沟道C，以及位于该沟槽中的栅区G，其中，该源区和该漏区至少基本上被布置在该绝缘体上半导体基板的该薄层内，其特征在于，该沟槽沿该底部基板的深度方向延伸超过该绝缘层BOX，并且该沟道至少基本上在该绝缘层下方在该源区和该漏区之间延伸。本发明还涉及一种包括多个根据本发明第一方面的多个存储单元的存储阵列，还涉及一种制造上述存储单元的制造工艺。
沟道穿过埋入介电层存储单元

[发明专利]具有贯穿隐埋绝缘层的区域间触点的器件及其制造方法-CN201110038036.5有效
发明人：卡洛斯·马祖拉;理查德·费朗 -专利权人：硅绝缘体技术有限公司
申请日： 2011-01-12 - 公布日： 2011-09-14 - 主分类号： H01L27/12 文献下载
摘要：根据第一方面，本发明涉及一种制备在绝缘体上半导体衬底上的半导体器件，该绝缘体上半导体衬底包括依靠隐埋绝缘层(3，BOX)与基础衬底(2)隔离的半导体材料薄层(1)，所述器件包括在所述薄层中的第一导电区域(4，D1，S，E)以及在所述基础衬底中的第二导电区域(5，BL，SL，IL)，并且其特征在于，触点(I1，I2，IN，IP)贯穿所述绝缘层而将第一区域连接到第二区域。根据第二方面，本发明涉及一种用于制造根据其第一方面所述的半导体器件的方法。
具有贯穿绝缘区域触点器件及其制造方法

[发明专利]用于比较SeOI上的内容寻址存储器中数据的装置-CN201010625007.4有效
发明人：卡洛斯·马祖拉;理查德·费朗 -专利权人：硅绝缘体技术有限公司
申请日： 2010-12-10 - 公布日： 2011-08-03 - 主分类号： G11C15/04 文献下载
摘要：本发明涉及一种用于比较SeOI上的内容寻址存储器中的数据的装置，其包括：存储器单元，其由存储数据比特的第一晶体管和存储数据比特的补码的第二晶体管组成，晶体管被制造在绝缘体上半导体衬底上且每个晶体管都具有可被控制以截止该晶体管的前控制栅极和后控制栅极；比较电路，其被配置为：通过向每个晶体管的前控制栅极施加标定读电压，同时控制每个晶体管的后控制栅极，使得一个晶体管具有提出的比特，另一个晶体管具有提出比特的补码，以在所提出的比特和存储的比特一致的情况下截止所述晶体管中的导通晶体管，从而在读模式下操作第一和第二晶体管；和检测在连接到每个晶体管的源极的源极线上是否存在电流以指示提出的比特和存储的比特是否相同。
用于比较 seoi 内容寻址存储器数据装置

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