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[发明专利]一种数据读写电路、方法和芯片-CN202310901057.8在审
发明人：具用根;智扬 -专利权人：摩星半导体（广东）有限公司
申请日： 2023-07-20 - 公布日： 2023-10-27 - 主分类号： G06T1/60 文献下载
摘要：本申请公开了一种数据读写电路、方法和芯片，数据读写电路包括行缓存模块和行缓存控制模块；行缓存模块包括第一缓存单元和第二缓存单元，第一缓存单元和第二缓存单元中均包括至少一单口静态随机存储器；行缓存控制模块用于控制第一缓存单元根据第一时钟写入像素数据；行缓存控制模块将第一缓存单元的工作时钟切换为第二时钟，以读取第一缓存单元写入的像素数据，并控制第二缓存单元中根据第一时钟写入下一像素数据；行缓存控制模块还用于将第二缓存单元的工作时钟切换为第二时钟，以读取第二缓存单元写入的像素数据，并控制第一缓存单元根据第一时钟写入下一像素数据。本申请能够在保证数据处理的连续性的同时还能够有效地减小电路面积和功耗。
一种数据读写电路方法芯片

[发明专利]基于多级抖动对图像进行处理的方法、装置及芯片-CN202310904719.7在审
发明人：具用根;智扬 -专利权人：摩星半导体（广东）有限公司
申请日： 2023-07-21 - 公布日： 2023-10-20 - 主分类号： G09G3/20 文献下载
摘要：本发明公开了一种基于多级抖动对图像进行处理的方法、装置及芯片，该方法通过第一级抖动算法对图像中像素执行一级抖动操作，得到图像中像素的一级抖动结果；根据图像中像素的一级抖动结果，并通过第二级抖动算法对执行一级抖动操作后的图像中像素执行二级抖动操作，得到图像中像素的二级抖动结果，即通过对图像中像素执行两级抖动操作，且每执行一次抖动操作，所得到的图像的位宽依次降低，能够在对图像的像素进行抖动时减少模式噪声的产生及减少灰阶不均的发生情况，使得图像亮度分布更加平滑，从而提高图像的显示质量；通过2级抖动算法对像素执行抖动操作，还能够缩小算法图形大小，减少抖动所需的存储空间，从而缩小芯片的面积。
基于多级抖动图像进行处理方法装置芯片

[发明专利]数据加密方法、数据解密方法及存储介质-CN202110744233.2有效
发明人：智扬;周观太;欧艳凤;高翀 -专利权人：广东省新一代通信与网络创新研究院
申请日： 2021-07-01 - 公布日： 2021-12-10 - 主分类号： H04L9/06 文献下载
摘要：本发明公开了数据加密方法、数据解密方法及存储介质，该数据加密方法包括：在接收到明文数据后，将所述明文数据拆分为预设数量的明文字符串；采用预设的加密密钥序列分别对每个所述明文字符串进行预设次数的循环加密，以得到每个所述明文字符串对应的密文字符串；将所述密文字符串进行合并，以得到密文数据，解决了现有技术中无法在同一个协处理器中执行不同等级的加解密算法的问题，使协处理器实现在不同场景下功耗与性能的平衡。
数据加密方法解密存储介质

[发明专利]一种用于实现自增指令的方法及系统-CN202110716307.1有效
发明人：廖述京;陈钦树;智扬;刘玉佳 -专利权人：广东省新一代通信与网络创新研究院
申请日： 2021-06-28 - 公布日： 2021-10-01 - 主分类号： G06F9/30 文献下载
摘要：本发明公开了一种用于实现自增指令的方法，包括：利用写入自增指令的逻辑寄存器映射关联的物理寄存器作为自增指令的基地址寄存器；构建自增指令基地址寄存器的专用忙表，至少包括所有物理寄存器和所有物理寄存器对应的工作状态信息，所有物理寄存器添加有ID属性；根据接收的自增指令查询自增指令基地址寄存器的专用忙表，更改物理寄存器对应的工作状态信息；通过更改后的自增指令基地址寄存器的专用忙表和预置的非自增指令寄存器的忙表确定自增指令的基地址寄存器的最终工作状态信息；根据自增指令的基地址寄存器的最终工作状态信息判断是否唤醒自增指令的发射状态；通过发射槽接收自增指令的发射状态，并依次发射。由此提高了程序的执行性能。
一种用于实现指令方法系统

[发明专利]一种矩阵乘法器的实现方法及矩阵乘法器装置-CN202110568171.4有效
发明人：陈钦树;孙继芬;智扬;刘玉佳;廖述京 -专利权人：广东省新一代通信与网络创新研究院
申请日： 2021-05-25 - 公布日： 2021-08-10 - 主分类号： G06F17/16 文献下载
摘要：本发明公开了一种矩阵乘法器的实现方法，方法包括：配置第一乘法运算模块、第二乘法运算模块、保留进位加法运算模块和超前进位加法运算模块；将待运算的多个乘数根据矩阵乘法运算的需求分割成满足第一乘法运算模块和第二乘法运算模块所需的小矩阵；通过小矩阵进行矩阵的乘法运算生成多个部分积；通过保留进位加法运算模块对多个部分积根据不同的权重进行压缩至两个部分积；通过超前进位加法运算模块对两个部分积进行运算生成用于组成矩阵乘法结果的元素。根据本发明公开的方法能够减少矩阵运算所需的时钟周期，提高了计算模块的利用效率，减少了运算资源的浪费。
一种矩阵乘法器实现方法装置

[发明专利]一种流水线式计算加速协处理方法及系统-CN202011559719.0有效
发明人：张又文;智扬;刘玉佳;廖述京;朱晓明 -专利权人：广东省新一代通信与网络创新研究院
申请日： 2020-12-25 - 公布日： 2021-05-28 - 主分类号： G06F9/38 文献下载
摘要：本发明公开了一种流水线式计算加速协处理方法，该方法应用于计算加速协处理系统，该系统包括分别用于执行不同级别运算的多个计算单元，接收待计算的多个运算组，对运算组解析生成待运算次数和每一级运算的操作数；将每一级运算的操作数经过数据通路进行操作数准备，并配置关联级别的计算标识；根据待运算次数为每一运算组分配多个不同级别的计算单元并为多个不同级别的计算单元分别需要执行的运算次数；根据计算标识和所述计算单元需要执行的运算次数执行每一级别的计算单元至计算结束生成最终计算结果输出。本发明还公开了一种流水线式计算加速协处理系统。根据本发明公开的方法和系统能够大幅提高计算的吞吐和计算时隙，提高了计算单元的效率。
一种流水线计算加速处理方法系统