专利名称
主分类
A 农业
B 作业;运输
C 化学;冶金
D 纺织;造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]半导体装置-CN202010107413.5有效
  • 新居雅人 - 铠侠股份有限公司
  • 2020-02-21 - 2023-08-29 - H01L23/528
  • 实施方式提供一种能够确保各晶片间的接合强度及导通性的半导体装置。实施方式的半导体装置具有第1晶片、第1配线层、第1绝缘层、第1电极、第2晶片、第2配线层、第2绝缘层、第2电极和第1层。第1电极具有第1面、第2面、第3面及第4面。第2电极具有第5面、第6面、第7面、第2侧面及第8面。第1层设于第4面与第1绝缘层中的将第4面包围的部分之间,从第3面在第1方向上远离而设置。
  • 半导体装置
  • [发明专利]半导体装置及其制造方法-CN202210172043.2在审
  • 新居雅人 - 铠侠股份有限公司
  • 2022-02-24 - 2023-02-17 - H01L23/538
  • 本发明的实施方式提供一种能实现电特性提高的半导体装置及其制造方法。本发明的实施方式的半导体装置具备衬底、第1晶体管及第2晶体管。所述第1晶体管具备设置在所述衬底的第1扩散层区域及第2扩散层区域、第1栅极绝缘膜、第1栅极电极、与所述第1扩散层区域相接的第1扩散层侧硅化物层、与所述第2扩散层区域相接的第2扩散层侧硅化物层、及与所述第1栅极电极相接的第1栅极硅化物层。所述第2晶体管具备设置在所述衬底的第3扩散层区域及第4扩散层区域、第2栅极绝缘膜、第2栅极电极、及与所述第2栅极电极相接的第2栅极硅化物层,且所述第2栅极绝缘膜比所述第1栅极绝缘膜厚。
  • 半导体装置及其制造方法
  • [发明专利]半导体装置及其制造方法-CN202110933257.2在审
  • 新居雅人 - 铠侠股份有限公司
  • 2021-08-13 - 2022-09-27 - H01L27/11519
  • 提供能够比以往进一步小型化的半导体装置。半导体装置(10)具有:绝缘层(21),设置在基板(20)的上方;导电体(110),设置在绝缘层(21)内;以及导电体(120),设置在绝缘层(21)内,在与基板(20)的表面平行的第1方向上与导电体(110)对置;以及绝缘膜(130),设置在导电体(110)与导电体(120)之间。第1方向上的绝缘膜(130)的厚度比第1方向上的导电体(110)的厚度及第1方向上的导电体(120)的厚度的任一个都小。绝缘膜(130)的相对介电常数比绝缘层(21)的相对介电常数高。导电体(110)和导电体(120)在与第1方向相交并与基板(20)平行的第2方向上延伸。
  • 半导体装置及其制造方法
  • [发明专利]半导体存储装置以及半导体存储装置的制造方法-CN202110911950.X在审
  • 王元鼎;新居雅人;小田穣 - 铠侠股份有限公司
  • 2021-08-10 - 2022-09-20 - H01L27/1157
  • 本发明提供半导体存储装置以及半导体存储装置的制造方法,能够实现电气特性的提高。实施方式的半导体存储装置具有第1基板、第2基板、第1层叠体以及第2层叠体。上述第1层叠体设置在上述第1基板与上述第2基板之间,包括第1布线、与上述第1布线连接的第1焊盘、以及第1绝缘体。上述第2层叠体设置在上述第1层叠体与上述第2基板之间,包括第2布线、与上述第2布线连接的第2焊盘、以及第2绝缘体。上述第1焊盘包括分别与上述第1布线连接的多个第1电极部。在上述多个第1电极部之间设置有上述第1绝缘体。上述多个第1电极部与上述第2焊盘接合。
  • 半导体存储装置以及制造方法
  • [发明专利]半导体装置及半导体装置的制造方法-CN202010407054.5在审
  • 板野由佳;小田穣;新居雅人 - 铠侠股份有限公司
  • 2020-05-14 - 2021-03-26 - H01L27/11573
  • 实施方式提供一种抑制晶体管性能下降的半导体装置及半导体装置的制造方法。实施方式的半导体装置包含第1芯片(MC)、第2芯片(CC)、及第1导电体(72)。第1芯片包含第1衬底(20)、设置在第1衬底的第1电路、及连接于第1电路的第1接合金属。第2芯片包含具有P型阱区域及N型阱区域(DN)的第2衬底(60)、设置在第2衬底且包含第1晶体管(HV)的第2电路、以及连接于第2电路及第1接合金属的第2接合金属,且设置在第1芯片上。第1导电体从第2芯片的上方连接于N型阱区域。P型阱区域配置在第1晶体管的栅极电极与N型阱区域之间。
  • 半导体装置制造方法
  • [发明专利]半导体存储装置-CN201710065712.5在审
  • 新居雅人 - 东芝存储器株式会社
  • 2017-02-06 - 2017-09-12 - G11C13/00
  • 实施方式的半导体存储装置包括沿所述第1方向延伸的第1配线、沿与所述第1方向交叉的第2方向延伸的第2配线、及配置在所述第1配线及所述第2配线的交叉部的存储单元,所述存储单元具有沿与所述第1及第2方向交叉的第3方向依序积层的、电阻发生电性变化的第1膜、导电性的第2膜、及绝缘性的第3膜。
  • 半导体存储装置

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