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专利名称

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申请人
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农业化学；冶金建筑机械工程区域搜索

主分类

B 作业；运输

C 化学；冶金

D 纺织；造纸

E 固定建筑物

F 机械工程、照明、加热

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公布日期

2023-10-24 公布专利

2023-10-20 公布专利

2023-10-17 公布专利

2023-10-13 公布专利

2023-10-10 公布专利

2023-10-03 公布专利

2023-09-29 公布专利

2023-09-26 公布专利

2023-09-22 公布专利

2023-09-19 公布专利

专利权人

国家电网公司

华为技术有限公司

中兴通讯股份有限公司

三星电子株式会社

中国石油化工股份有限公司

鸿海精密工业股份有限公司

松下电器产业株式会社

上海交通大学

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[发明专利]半导体存储装置-CN202210611499.4在审
发明人：藤生政树;志贺仁 -专利权人：铠侠股份有限公司
申请日： 2022-05-31 - 公布日： 2023-09-05 - 主分类号： G11C7/10 文献下载
摘要：实施方式提供能够良好地进行控制的半导体存储装置。一个实施方式的半导体存储装置具备：存储串；与存储串连接的感测放大器；第一锁存电路、第二锁存电路、第三锁存电路以及第四锁存电路；与感测放大器、第一锁存电路以及第二锁存电路连接的第一布线；与第三锁存电路连接的第二布线；与第四锁存电路连接的第三布线；将第一布线与第三布线可电断开地连接的第一开关晶体管；将第一布线与第二布线可电断开地连接的第二开关晶体管；以及将第二布线与第三布线可电断开地连接的第三开关晶体管。
半导体存储装置

[发明专利]半导体存储装置-CN201810847559.6有效
发明人：加藤光司;志贺仁 -专利权人：铠侠股份有限公司
申请日： 2018-07-27 - 公布日： 2023-07-07 - 主分类号： G11C16/06 文献下载
摘要：实施方式提供一种能够缩短对存储单元的访问时间的半导体存储装置。一实施方式的半导体存储装置的第1、第2、第4晶体管包含共通连接于第1节点的第1端。第1及第2晶体管分别包含被供给相互相等的第1及第2电压的第2端。第4晶体管包含被输入与具有互不相同的极性的第3晶体管的栅极相同的信号的栅极，且可将第1及第2节点之间连接。第5晶体管包含连接于读出节点的第1端、及连接于具有与第2节点相互反转的逻辑电平的第3节点的栅极。锁存电路根据是否被置位而将第1晶体管切换为接通状态或断开状态。控制部在使第2、及第4晶体管分别为断开状态及接通状态的动作时，根据读出节点的逻辑电平来判定锁存电路是否被置位。
半导体存储装置

[发明专利]半导体存储装置-CN201380079314.9有效
发明人：山口幸一郎;御明诚;志贺仁;柴田升 -专利权人：东芝存储器株式会社
申请日： 2013-09-04 - 公布日： 2018-11-02 - 主分类号： G11C29/00 文献下载
摘要：半导体存储装置具有：存储器单元阵列，其具有与存储器单元的至少一部分的多个存储器单元连接的多条字线和包含存储器单元的至少一部分的多个存储器单元的一组在内的多个块；不良信息存储块，其包含与多条字线中的特定的2条以上的字线连接的多个存储器单元，将存储器单元阵列内的不良信息存储到这些存储器单元；第1不良检测部，其读取不良信息存储块内的存储器单元的数据，进行不良信息存储块的不良判定；第2不良检测部，其在判定为不良时，变更存储器单元的数据的读取电压电平，再次读取不良信息存储块内的存储器单元的数据，进行不良信息存储块的不良判定；以及不良确定部，其在判定为不良时，将不良信息存储块确定为不良。
半导体存储装置

[发明专利]半导体集成电路装置及其读出开始触发信号的发生方法-CN02151650.2有效
发明人：原德正;齐藤荣俊;志贺仁;本多泰彦;田浦忠行;加藤秀雄 -专利权人：株式会社东芝
申请日： 2002-12-26 - 公布日： 2003-10-22 - 主分类号： G11C16/06 文献下载
摘要：提供半导体集成电路装置及其读出开始触发信号的发生方法。该半导体集成电路装置设有：与存储体0对应的第一存储器单元阵列；与存储体1对应的第二存储器单元阵列；检测输入地址转变，发生第一地址转变信号的第一地址转变信号发生电路；事前检测存储体0或存储体1的自动执行结束，发生第二地址转变信号的第二地址转变信号发生电路；以及读出开始触发器输出电路。读出开始触发器输出电路根据第一地址转变信号和第二地址转变信号，输出读出开始触发信号。
半导体集成电路装置及其读出开始触发信号发生方法

[发明专利]非易失性半导体存储器-CN02143725.4有效
发明人：丹沢徹;梅沢明;高野芳德;志贺仁;渥美滋;田浦忠行 -专利权人：株式会社东芝
申请日： 2002-08-30 - 公布日： 2003-03-19 - 主分类号： H01L27/10 文献下载
摘要：一种非易失性半导体存储器，具有第1和第2非易失性存储片、读取用数据线以及写入校验用数据线、读取用传感放大器、写入校验用传感放大器、以及写入电路。上述各数据线设置在第1和第2非易失性存储片间的区域。分别选择性连接到第1非易失性存储片的位线和第2非易失性存储片的位线。上述读取用传感放大器连接到读取用数据线。写入校验用传感放大器和上述写入电路分别连接到写入校验用数据线。
非易失性半导体存储器

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