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专利名称
农业 化学；冶金 建筑 机械工程 区域搜索
主分类
A 农业
B 作业；运输
C 化学；冶金
D 纺织；造纸
E 固定建筑物
F 机械工程、照明、加热
G 物理
H 电学
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公布日期
2023-10-24 公布专利
2023-10-20 公布专利
2023-10-17 公布专利
2023-10-13 公布专利
2023-10-10 公布专利
2023-10-03 公布专利
2023-09-29 公布专利
2023-09-26 公布专利
2023-09-22 公布专利
2023-09-19 公布专利
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专利权人
国家电网公司
华为技术有限公司
浙江大学
中兴通讯股份有限公司
三星电子株式会社
中国石油化工股份有限公司
清华大学
鸿海精密工业股份有限公司
松下电器产业株式会社
上海交通大学
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  • [发明专利]半导体集成电路装置-CN201880011883.2有效
  • 岩堀淳司 - 株式会社索思未来
  • 2018-02-02 - 2022-12-27 - H01L21/82
  • 单元(1)是逻辑单元，且包括三维晶体管器件(P11、P12、N11、N12)。单元(2)是延迟单元，且包括三维晶体管器件(P21‑P24、N21‑N24)。单元(2)中局部布线(31)从立体扩散层部(21a、21b)朝远离电源线(VDD)的方向突出的长度(D2)大于单元(1)中局部布线(16)从立体扩散层部(11)朝远离电源线(VDD)的方向突出的长度(D1)。在使用三维晶体管器件的半导体集成电路装置中，实现每单位面积的延迟值较大的延迟单元。
  • 半导体集成电路装置
  • [发明专利]半导体集成电路装置-CN202180015438.5在审
  • 岩堀淳司 - 株式会社索思未来
  • 2021-02-05 - 2022-09-30 - H01L21/82
  • 本公开提供一种使用了叉片FET的电容单元的布局构造。晶体管(P3、N3)的焊盘对(22c、22d)和栅极布线(36c)被供给VDD，焊盘对(27c，27d)和栅极布线(31c)被供给VSS。在纳米片(21c)与栅极布线(31c)之间、纳米片(26c)与栅极布线(36c)之间产生电容。纳米片(21c)的靠纳米片(26c)侧的面从栅极布线(31c)露出，纳米片(26c)的靠纳米片(21c)侧的面从栅极布线(36c)露出。
  • 半导体集成电路装置
  • [发明专利]半导体集成电路装置-CN201780063928.6有效
  • 岩堀淳司 - 株式会社索思未来
  • 2017-09-28 - 2022-09-30 - H01L21/82
  • 在半导体集成电路装置的具有多个高度区域(AR1～AR4)的标准单元(1)中，彼此具有同一功能且分别接收公共信号(S、NS)而工作的多个部分电路(SL0～SL7)分别配置于高度区域(AR1～AR4)中的任一个高度区域内。构成公共信号(S)的供给路径的金属布线(21)配置在高度区域(AR1)，金属布线(21)与部分电路(SL0、SL1)连接；构成公共信号(S)的供给路径的金属布线(22)配置在高度区域(AR3)，金属布线(22)与部分电路(SL4、SL5)连接。
  • 半导体集成电路装置
  • [发明专利]半导体集成电路装置-CN201780038076.5有效
  • 日野寿雄;岩堀淳司 - 株式会社索思未来
  • 2017-06-21 - 2022-09-30 - H01L21/82
  • 在包括使用鳍片式晶体管的标准单元的半导体集成电路装置中，不对电路块的逻辑功能做贡献的单元行终止单元(CEa)布置在单元行的端部。单元行终止单元(CEa)包括沿X方向延伸的多个鳍片(11a、11b)。多个鳍片(11a、11b)的靠电路块内部侧的端部位于布置在单元端部的栅极构造(25a)的附近且俯视时不与栅极构造(25a)重叠的位置上。多个鳍片(11a、11b)的靠电路块外部侧的端部位于俯视时与栅极构造(20b)重叠的位置上。
  • 半导体集成电路装置
  • [发明专利]半导体装置-CN202210053158.X在审
  • 冈本淳;武野纮宜;岩堀淳司 - 株式会社索思未来
  • 2022-01-18 - 2022-07-29 - H01L27/02
  • 本发明提供一种半导体装置。即使在电源开关电路内需要空闲区域时也抑制电源供给能力的降低。半导体装置具有：第一区域，配置逻辑电路；第二区域，配置与上述逻辑电路不同的功能电路；以及第一电源开关电路，与上述第二区域邻接地设置，将第一电源线与向上述逻辑电路和上述功能电路供给电源的第二电源线连接，上述第一电源开关电路具有：第一晶体管，具有比上述逻辑电路中使用的晶体管的尺寸大的尺寸，将上述第一电源线与上述第二电源线连接；端盖，设置于与上述功能电路邻接的区域；以及第二晶体管，设置于配置上述第一晶体管的区域与上述端盖之间，具有与上述逻辑电路中使用的晶体管相同的尺寸，将上述第一电源线与上述第二电源线连接。
  • 半导体装置
  • [发明专利]半导体集成电路装置-CN201880085994.8在审
  • 岩堀淳司 - 株式会社索思未来
  • 2018-01-12 - 2020-08-25 - H01L21/82
  • 针对采用了VNW(Vertical Nanowire：垂直纳米线)FET的电容单元，提供一种能够充分确保电容值的版图构造。电容单元包括：设在第一电源布线(VDD)与第二电源布线(VSS)之间，并沿X方向排列的多个第一导电型VNW FET(P1、P2、P3、P4)。多个第一导电型VNW FET(P1、P2、P3、P4)包括至少一个第一VNW FET(P1、P3)，第一VNW FET(P1、P3)的顶部和底部与第一电源布线(VDD)相连，第一VNW FET(P1、P3)的栅极与第二电源布线(VSS)相连。
  • 半导体集成电路装置
  • [发明专利]半导体集成电路装置-CN201880086042.8在审
  • 岩堀淳司 - 株式会社索思未来
  • 2018-01-19 - 2020-08-25 - H01L21/82
  • 本发明提供一种半导体集成电路装置。包括VNW(Vertical Nanowire：纵向纳米线)FET的半导体集成电路装置包括接头单元。接头单元包括沿第一方向延伸的电源布线(VDD)、以及形成于第一导电型的阱的上部或衬底的上部的第一导电型的底部区域(11)。底部区域(11)在俯视时与电源布线(VDD)具有重叠部分，并且与电源布线(VDD)相连接。
  • 半导体集成电路装置
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