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[发明专利]通过使用氮化铝增加微结构中的铜基金属化结构的可靠性-CN200880005905.0有效
发明人： C·施特雷克;V·克勒特 -专利权人： 先进微装置公司
申请日： 2008-01-31 - 公布日： 2010-03-24 - 主分类号： H01L21/768 文献下载
摘要：通过以自限制程顺序来形成氮化铝层(106)，可显著增强铜基金属化层的界面特性同时仍然保持层堆栈(layer stack)的总介电系数(permittivity)于较低位准。
通过使用氮化增加微结构中的基金结构可靠性

[发明专利]用于浮体单元内存的读出装置及其方法-CN200780046338.9有效
发明人： M·A·德雷森;J·J·吴;D·R·韦斯 -专利权人： 先进微装置公司
申请日： 2007-12-13 - 公布日： 2010-03-24 - 主分类号： G11C7/06 文献下载
摘要：一种内存装置(100)，包含内存阵列(memory array)(102)及读出放大器(sense amplifier)(108)。该内存阵列(102)包含组构成储存位值(bitvalue)的浮体单元(floating body cell)(320、420)。该读出放大器(108)包含：位输出端，组构成提供代表该位值之输出电压；以及参考源(reference source)(302)，组构成提供参考电压(reference voltage)。该读出放大器(108)复包含：电流镜(current mirror)(330、430)，组构成基于该参考电压来提供电流至该第一浮体单元(320、420)；以及微分放大器电路(differential amplifier circuit)(332、432)，组构成基于该参考电压以及由于施加该电流至该浮体单元(320、420)而跨接于该浮体单元(320、420)的电压来决定该输出电压。
用于单元内存读出装置及其方法

[发明专利]用以减缓CRC负担之命令封包包装-CN200780046317.7有效
发明人： W·A·休斯;C·杨;G·D·唐利;M·K·费尔蒂希 -专利权人： 先进微装置公司
申请日： 2007-12-13 - 公布日： 2010-03-24 - 主分类号： G06F11/00 文献下载
摘要：本发明之实施例中的节点包括配置以调度待传送封包于链路上的封包调度器和连接到该封包调度器并配置以传送该等封包于所述链路上之接口电路。所述接口电路配置以产生包含该等封包的错误侦测数据，其中，所述错误侦测数据传送于所述链路上的封包间。接口电路配置用错误侦测数据之一个传输包含达N个封包，其中N为＞＝2的整数。用错误侦测数据之一个传输包含的封包的数目由所述接口电路依于可利用来传送的封包而决定。于另一个实施例中，接口电路一个传输以根据被耗用于所述链路上之带宽数量而动态地改变于所述链路上所述错误侦测数据之传输的频率。
用以减缓 crc 负担命令封包包装

[发明专利]用于在晶体管中形成含硅/锗的漏极/源极区域以减少硅/锗损失的方法-CN200880005315.8有效
发明人： A·格林;M·维亚特尔;A·韦;T·卡姆勒;C·斯科特;R·博施克 -专利权人： 先进微装置公司
申请日： 2008-01-31 - 公布日： 2010-03-17 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种用于在晶体管中形成含硅/锗的漏极/源极区域以减少硅/锗损失的方法。通过在高锗浓度之硅/锗材料上设置保护层，可明显降低或甚至完全避免应变半导体材料之对应损失。该保护层可在关键清洗制程前形成且可维持直到金属硅化物区域的形成。因此，P型晶体管之高效能增益可在选择性磊晶生长制程期间完成而不须大量的溢出(overfill)。
用于晶体管形成区域减少损失方法

[发明专利]包含具有工艺容限配置的基板二极管的SOI器件以及形成该SOI器件的方法-CN200880005925.8无效
发明人： A·格林;J·霍尼舒尔;A·魏 -专利权人： 先进微装置公司
申请日： 2008-01-31 - 公布日： 2010-03-10 - 主分类号： H01L21/84 文献下载
摘要：根据经过适当设计之制造流程而形成用于SOI器件(200、300)中之衬底二极管，其中可在实质上不会影响到二极管特性之情形下实施晶体管效能增强机制。在一面向中，可在形成了用来界定漏极及源极区(237、337)的对应的侧壁间隔件结构(236、336)之后，形成衬底二极管的各别开孔(211A、211B、311A、311B)，因而得到了二极管区中之掺杂剂的显著横向分布，因而可根据晶体管器件(230A、230B、330A、330B)中之间隔件(236、336)的去除，而在后续的硅化工艺序列期间提供充分的工艺范围。在进一步之面向中，在额外的或替代的方式下，可在实质上不会影响到各别晶体管器件(230A、230B、330A、330B)的配置之情形下形成偏移间隔件(360S)。
包含具有工艺容限配置二极管 soi 器件以及形成方法

[发明专利]应力增强的晶体管及其制造方法-CN200780046220.6有效
发明人： I·佩多斯;R·帕尔 -专利权人： 先进微装置公司
申请日： 2007-12-13 - 公布日： 2010-03-03 - 主分类号： H01L29/786 文献下载
摘要：本发明提供一种应力增强之MOS晶体管(30)及其制造方法。提供绝缘层上半导体(semiconductor-on-insulator)结构(36)，该结构包含具有第一表面(37)的半导体层(38)。引发应变外延层(strain-inducing epitaxiallayer)(50)系覆被沉积(blanket deposit)于该第一表面(37)上，且之后可被用来产生位于该第一表面(37)上的源极区域(51)和漏极区域(52)。
应力增强晶体管及其制造方法

[发明专利]整合式通信及信息处理系统-CN200780047240.5无效
发明人： M·A·里瓦斯;T·L·科尔 -专利权人： 先进微装置公司
申请日： 2007-12-13 - 公布日： 2010-03-03 - 主分类号： G06F1/16 文献下载
摘要：本发明揭示了一种整合信息处理系统及可携式通信装置之设备及方法。第一信息处理系统是经由诸如扩充基座(dock)、缆线、或无线链路等连接而被连接到第二信息处理系统。一旦被连接之后，实施接口连接管理器，以使所述第二系统能够使用所述第一系统的网络连接及周边装置来执行处理操作，反之亦然。该接口连接管理器然后通常透过物理或无线网络连接而建立该等被连接的系统与第三信息处理系统间之通信信道。该接口连接管理器藉由存取所述第二系统中实施的认证模块，而同样地使所述第一系统执行认证操作。当在物理上被连接时，电源管理模块管理该等两个系统的各别电源状态，以便自所述第一系统的电源供电给所述第二系统。
整合通信信息处理系统

[发明专利]包括具有用于产生拉伸及压缩应变的嵌入SI/GE材料的NMOS及PMOS晶体管的半导体器件-CN200780041137.X有效
发明人： S·贝耶尔;M·霍斯特曼;P·普雷斯;W·布赫霍尔茨 -专利权人： 先进微装置公司
申请日： 2007-10-26 - 公布日： 2010-01-20 - 主分类号： H01L21/8238 文献下载
摘要：通过于一个主动区(active region)(105A，205A，305A，405A)中形成实质连续的和均匀的半导体合金(107，207，307，407)，同时于第二个主动区(105B，205B，305B，405B)中图案化该半导体合金(107，207，307，407)以便于其中心部分(central portion)提供基底半导体材料(113B，213B，313B，401)，可以引发不同类型的应变，同时，于提供该基底半导体材料(113A，213A，313A，413A)之对应的覆盖层后，可使用广为接受的工艺技术来形成栅极介电质(122，322，422)。于一些例示实施例中，提供实质自行对准(self-aligned)工艺，在该工艺中可根据已用来界定其中一个主动区(205B，305B)的基底半导体材料的中心部分(213B，313B)的层(208，308)而形成栅极电极(gate electrode)(121，221，321，421)。因此，通过使用单一半导体合金(107，207，307，407)，可以个别地增强不同导电率类型的晶体管(120A，120B)的效能。
包括具有用于产生拉伸压缩应变嵌入 si ge 材料 nmos pmos 晶体管

[发明专利]受应力的场效晶体管以及其制造方法-CN200780040230.9无效
发明人： A·M·魏特;S·卢宁 -专利权人： 先进微装置公司
申请日： 2007-09-24 - 公布日： 2010-01-20 - 主分类号： H01L21/336 文献下载
摘要：本发明提供一种受应力的场效晶体管(40)以及其制造方法。该场效晶体管(40)包括硅衬底(44)，在该硅衬底上覆有栅极绝缘体(54)。栅电极(62)覆于该栅极绝缘体上，并且确定信道区域(68)于该栅电极之下方的该硅衬底中。具有第一厚度的第一硅锗区域(76)系嵌入该硅衬底中，并接触该信道区域。具有第二厚度的第二硅锗区域(82)也嵌入该硅衬底中，该第二厚度大于该第一厚度，并且该第二硅锗区域与该信道区域分隔开。
应力晶体管及其制造方法

[发明专利]具有增大的EUV光透光率的EUV膜结构-CN200780041790.6有效
发明人： O·R·伍德二世;K·永-韩;T·瓦洛 -专利权人： 先进微装置公司
申请日： 2007-11-09 - 公布日： 2009-11-18 - 主分类号： G03F1/14 文献下载
摘要：依照一个例示实施例，一种用来保护光刻掩膜(lithographicmask)(104)的超紫外线(extreme ultraviolet，EUV)膜结构(pellicle)(106)包含气凝胶(aerogel)膜(122)。所述膜结构复包含用来装设气凝胶膜于光刻掩膜之上的框架(frame)(124)。所述气凝胶膜造成所述膜结构具有增大的EUV光透光率(light transmittance)。
具有增大 euv 透光率膜结构

[发明专利]静电放电保护器件以及用于保护半导体器件不受静电放电事件损害的方法-CN200780041846.8有效
发明人： A·萨曼;S·毕比 -专利权人： 先进微装置公司
申请日： 2007-09-24 - 公布日： 2009-11-18 - 主分类号： H01L27/02 文献下载
摘要：本发明提供用于保护半导体器件不受静电放电事件损害的器件及方法。一种静电放电保护器件(100)包括硅衬底(104)、设置于该硅衬底内的P⁺型阳极区(116)、以及与该P⁺型阳极区串联而设置于该硅衬底内的第一N阱器件区(120)。第一P阱器件区(122)与该第一N阱器件区串联而设置于该硅衬底内，且N⁺型阴极(118)区设置于该硅衬底内。栅电极(114)至少覆于该硅衬底的该第一N阱器件区及该第一P阱器件区上。
静电放电保护器件以及用于半导体器件不受事件损害方法

[发明专利]包含双模式存储器互连的存储器控制器-CN200780040757.1有效
发明人： G·R·塔尔博特 -专利权人： 先进微装置公司
申请日： 2007-10-29 - 公布日： 2009-11-18 - 主分类号： G06F13/16 文献下载
摘要：一种包含双模式存储器互连(dual-mode memory interconnect)之存储器控制器，系包括包含多个输入缓冲区(input buffer)及多个输出驱动器(output driver)之输入/输出(input/output，I/O)电路。该I/O电路可配置成取决于模式选择信号的状态而运作于第一模式及第二模式的其中一个。运作于该第一模式期间，该I/O电路可配置成提供并列互连(parallelinterconnect)以连接至一个或多个存储器模块。运作于该第二模式期间，该I/O电路可配置成提供个别串行互连(respective serial interconnect)以连接至一个或多个缓冲单元之每个，各该缓冲单元配置成缓冲正从该一个或多个存储器模块读取或正写入该一个或多个存储器模块中的存储器数据。
包含双模存储器互连控制器

[发明专利]形成包括具有受应力的信道区的场效晶体管的半导体结构的方法-CN200780040637.1有效
发明人： A·格林;A·魏;A·莫里;M·拉托尔 -专利权人： 先进微装置公司
申请日： 2007-10-26 - 公布日： 2009-11-18 - 主分类号： H01L21/8234 文献下载
摘要：一种形成半导体结构的方法，包括提供半导体衬底，该半导体衬底包括第一晶体管元件及第二晶体管元件。该第一晶体管元件包括至少一个第一非结晶区(amorphous region)，而该第二晶体管元件包括至少一个第二非结晶区。应力产生层系形成于该第一晶体管元件之上，该应力产生层并未覆盖该第二晶体管元件。实施第一退火程序，该第一退火程序用来再结晶化(re-crystallize)该第一非结晶区及该第二非结晶区。在该第一退火程序后，实施第二退火程序。该应力产生层于该第二退火程序期间保持在该半导体衬底上。
形成包括具有应力信道晶体管半导体结构方法

[发明专利]具有包括银的互连的半导体结构及其形成方法-CN200780044270.0无效
发明人： C·施特雷克;V·卡勒特 -专利权人： 先进微装置公司
申请日： 2007-11-29 - 公布日： 2009-11-18 - 主分类号： H01L21/768 文献下载
摘要：一种形成半导体结构的方法，包括提供半导体衬底，该半导体衬底包括一层介电材料(210)。凹部(recess)设置在该层介电材料中。该凹部系以包括银(216)的材料所填充，并可能通过铑(214)、(217)包覆。
具有包括互连半导体结构及其形成方法

[发明专利]包含高速串联缓冲器的存储器系统-CN200780041928.2无效
发明人： G·R·塔尔伯特 -专利权人： 先进微装置公司
申请日： 2007-10-29 - 公布日： 2009-11-18 - 主分类号： G06F13/16 文献下载
摘要：一种存储器系统，包含一个或多个存储器单元，各该存储器单元包含一个或多个存储器装置与并行互连(parallelinterconnect)。该系统亦包含存储器控制器，该存储器控制器可控制该存储器控制器与所述存储器单元之间的数据传输(data transfer)。该存储器系统复包括一个或多个缓冲器单元(buffer unit)，所述缓冲器单元系通过该并行互连连接至所述存储器单元。所述缓冲器单元之每一个系通过分别的串行互连(serial interconnect)连接至该存储器控制器。各缓冲器单元可响应从该存储器控制器接收命令信息(command information)而接收从该存储器控制器通过该分别的串行互连来的数据以及亦将该数据通过该并行互连传送至所述存储器单元。该存储器控制器可复通过依据从所述缓冲器单元所接收的信息调整传送的数据的信号特性，来非对称地控制该存储器控制器与所述缓冲器单元之间的数据传输。
包含高速串联缓冲器存储器系统