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[发明专利]双端口随机存取存储器RAM测试方法、装置、设备及介质-CN202310044429.X在审
发明人： 倪园慧;林子明;马盼;靳旭;巩京爽 -专利权人：北京全路通信信号研究设计院集团有限公司
申请日： 2023-01-30 - 公布日： 2023-03-14 - 主分类号： G11C29/56 文献下载
摘要：本发明公开了一种双端口随机存取存储器RAM测试方法、装置、设备及介质。该方法包括：根据存储需求，确定目标复用方式和待复用RAM的数量；对各待复用RAM进行例化，得到相应例化模块；建立各例化模块与相应待复用RAM之间的绑定关系；根据目标复用方式，建立不同例化模块之间的连接；根据绑定关系，向各待测设计DUT传递测试参数，用于进行待复用RAM测试。本发明实施例提高了RAM的测试效率。
端口随机存取存储器 ram 测试方法装置设备介质

[发明专利]一种DBPL码硬件解码方法及系统-CN201911039086.8有效
发明人：武方达;倪园慧;靳旭;马盼;谷荧柯;任军 -专利权人：北京全路通信信号研究设计院集团有限公司
申请日： 2019-10-29 - 公布日： 2022-09-09 - 主分类号： H04L1/00 文献下载
摘要：本发明涉及一种DBPL码硬件解码方法及系统，所述解码方法包括：延时原始DBPL码获得延时DBPL码，异或运算输出DBPL码边沿脉冲信号，单稳态电路触发输出与DBPL码同频率方波，输出与DBPL码同步的解码数据；一种DBPL码硬件解码系统，所述解码系统包括：输入模块、施密特触发器、异或门、单稳态触发器和D触发器。本发明的DBPL码硬件解码方法及系统通过设置3个D触发器进行单稳态信号转化，产生与DBPL码同步的解码数据，无需外部时钟源，即可保证解码输出信号与DBPL码输入信号严格同步，提高了解码系统的可靠性。
一种 dbpl 硬件解码方法系统

[发明专利]基于UVM的CAN控制器激励序列生成方法、装置和验证平台-CN202210443652.7在审
发明人：马盼;倪园慧;林子明;靳旭;巩京爽;刘肖婷 -专利权人：北京全路通信信号研究设计院集团有限公司
申请日： 2022-04-26 - 公布日： 2022-07-22 - 主分类号： G06F9/30 文献下载
摘要：本发明提供一种基于UVM的CAN控制器激励序列生成方法、装置和验证平台，其中，所述方法包括步骤：创建TLM接口数据类和帧参数数据类并实例化为对象，然后封装为用于CAN控制器验证的函数和任务，使得能够结合CAN控制器的待验证功能，随机化帧参数数据对象，便捷调用函数和任务，对TLM接口数据对象进行约束及时序控制，生成期望激励序列，并且进一步生成期望激励序列群落来实现CAN控制器应用场景仿真验证。所述激励序列生成装置在进行CAN控制器验证的时候，针对不同CAN控制器接口，不需要对激励序列生成装置进行改动，实现了激励序列生成装置的复用，能够提高了CAN控制器验证的效率。
基于 uvm can 控制器激励序列生成方法装置验证平台

[发明专利]一种基于UVM的应答器芯片多模块同步验证平台和验证方法-CN202111233476.6在审
发明人： 倪园慧;马盼;林子明;武方达;巩京爽 -专利权人：北京全路通信信号研究设计院集团有限公司
申请日： 2021-10-22 - 公布日： 2022-02-11 - 主分类号： G06F11/26 文献下载
摘要：本发明公开了一种基于UVM的应答器芯片多模块同步验证平台和验证方法，考虑到了应答器芯片工作过程中多个模块之间的联动，将应答器芯片的写码模块、读码模块和有源模块同时例化为待测设计DUT进行仿真验证，更加符合应答器芯片各个模块之间的相互配合运行关系，可以做到对实际环境的更贴近的仿真。把三个模块当成一个整体进行验证，相比于单独模块进行验证，把部分外部接口变成内部接口信号，减少了需要施加接口激励的数量，同时模块间信号配合更加密切，需要一个模块对另一个模块的配合输出，调试的时候需要联合观察信号，体现了应答器三个模块的协调一致工作；能够同时验证多个应答器芯片中的功能模块，能够提高应答器芯片的验证效率。
一种基于 uvm 应答器芯片模块同步验证平台方法

[发明专利]一种具有自适应功能的同步系统和方法-CN201910563155.9有效
发明人：谷荧柯;倪园慧;任军;林子明;靳旭 -专利权人：北京全路通信信号研究设计院集团有限公司
申请日： 2019-06-26 - 公布日： 2021-09-14 - 主分类号： G06F15/173 文献下载
摘要：本发明涉及一种具有自适应功能的同步系统和方法，包括同步装置和处理器，所述同步装置包括控制模块、缓存模块、同步数据比较模块、接口模块和自适应传输模块，所述同步装置可应用于多处理器平台的安全计算机平台中。本发明能够实现数据交换，缓解了处理器运算资源的压力，降低了管理软件的复杂度，从而提高了处理器的运算速度，提升了安全计算机系统的性能。同时通过同步装置内部的自适应传输模块选择合适的传输路径，有效提高不同规模同步数据的传输效率和灵活性，提高传输服务质量和速度。
一种具有自适应功能同步系统方法

[发明专利]一种应答器有源模块时钟提取方法及装置-CN201911039017.7有效
发明人： 倪园慧;武方达;马盼;靳旭;谷荧柯;任军 -专利权人：北京全路通信信号研究设计院集团有限公司
申请日： 2019-10-29 - 公布日： 2021-07-23 - 主分类号： H04B1/59 文献下载
摘要：本发明公开了一种应答器有源模块时钟提取方法及装置，所述方法包括如下步骤：获取原始DBPL码，获取延迟DBPL码；将原始DBPL码与延迟DBPL码进行异或运算，形成DBPL码脉冲信号，提取上升沿和下降沿信息，形成边沿检测脉冲信号；对边沿检测脉冲信号分别进行不可重复触发的脉冲扩展和可重复触发的脉冲扩展，形成单稳态信号S_A和单稳态信号S_B；由单稳态信号S_A的下降沿触发，产生时钟信号CLK_A；由单稳态信号S_B的下降沿触发，产生时钟信号CLK_B；对时钟信号CLK_A和时钟信号CLK_B进行或运算，形成占空比为50％的均匀时钟信号CLK。本发明提高了应答器的稳定性和抗干扰能力。
一种应答器有源模块时钟提取方法装置

[发明专利]一种溢出优化的寄存器分配方法及系统-CN201710849959.6有效
发明人：邱柯妮;倪园慧;陈巍文;李鹏;杨乘默 -专利权人：首都师范大学
申请日： 2017-09-19 - 公布日： 2020-07-10 - 主分类号： G06F8/41 文献下载
摘要：本发明涉及一种溢出优化的寄存器分配方法及系统，寄存器分配方法面向MLC STT‑RAM，MLC STT‑RAM具有四种写转换状态，包括以下步骤：根据变量的生命期构造冲突图；连续地从冲突图中将度小于或等于颜色数量的变量删除，并将该变量压入堆栈中，直到所有变量的度都大于颜色数量或者冲突图成为空图；对于冲突图成为空图的情况，将所有的变量按照与变量被删除的顺序相反的顺序进行着色；对于所有变量的度都大于颜色数量的情况，根据MLC STT‑RAM中各变量的写转换频率选择潜在溢出变量；对所有变量的度都大于颜色数量的图中的所有变量进行着色。本发明能够降低能源消耗和访问延迟，并能够提高寄存器的使用寿命。
一种溢出优化寄存器分配方法系统

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