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[发明专利]在发布时间的微处理器寄存器标签的分配-CN202180073134.4在审
发明人： S·巴特勒;J·莱恩斯塔拉;B·巴利克;阮融国;B·汤普托 -专利权人：国际商业机器公司
申请日： 2021-11-04 - 公布日： 2023-07-28 - 主分类号： G06F15/00 文献下载
摘要：提供了一种用于在发布时间将寄存器标签分配给指令的方法。该方法包括接收由微处理器执行的指令。该方法还包括将指令分派到发布队列，而不将寄存器标签分配给指令。该方法还包括确定该指令准备好发布。响应于确定该指令准备好发布，该方法包括将可用的寄存器标签分配给该指令。该方法还包括发布指令。
发布时间微处理器寄存器标签分配

[发明专利]微处理器中累加器寄存器结果的检查点设置-CN202080082874.X在审
发明人： S·巴特勒;B·巴利克;S·艾尔森;A·瓦格纳;阮融国;B·汤普托;黎贵雄;K·瓦德 -专利权人：国际商业机器公司
申请日： 2020-11-19 - 公布日： 2022-07-15 - 主分类号： G06F9/30 文献下载
摘要：公开了一种用于处理信息的计算机系统、处理器(110)和方法，包括：具有主寄存器文件(380)的至少一个处理器(110)，主寄存器文件(380)具有用于存储数据的多个条目(381)；一个或多个执行单元，包括密集数学执行单元(460)；以及至少一个累加器寄存器文件(470)，所述至少一个累加器寄存器文件(470)与密集数学执行单元(460)相关联。实施例中的处理器(110)被配置为在密集数学执行单元(460)中处理数据，其中密集数学执行单元(460)的结果被写入第一组一个或多个累加器寄存器文件条目(471)，并且在基于例如在检查点开始之后分派的指令的数量“N”，检查点边界被越过之后，密集数学执行单元(460)的结果被写入第二组一个或多个累加器寄存器文件条目(471)。
微处理器累加器寄存器结果检查点设置

[发明专利]通用寄存器重命名方法和具有通用寄存器重命名的微处理器-CN200810092639.1有效
发明人： 阮融国;李洪贵;巴拉兰·辛哈罗伊 -专利权人：国际商业机器公司
申请日： 2008-04-16 - 公布日： 2008-10-22 - 主分类号： G06F9/30 文献下载
摘要：在微处理器中提供了一种用于不同指令类型目标的统一的寄存器重命名机制。通用重命名机制使用单重命名结构对不同指令类型的目的地进行重命名。因此，可以利用相同重命名结构将正在更新浮点寄存器(FPR)的指令与正在更新通用寄存器(GPR)或矢量多媒体扩展(VMX)指令寄存器(VR)的指令一起重命名，因为用于GPR的架构化状态的数量与用于FPR和VR的架构化状态的数量相同。每个目的地标签(DTAG)被分配给一个目的地。浮点指令可以被分配给DTAG，然后定点指令可以被分配给下一个DTAG，依此类推。使用通用重命名机制，由于对于所有指令类型只有一个重命名结构，从而可以显著地节省硅和功耗。
通用寄存器重命名方法具有微处理器

[发明专利]处理多个线程的方法和系统-CN200810091835.7有效
发明人： 阮融国;李洪贵;B·森哈罗伊;R·J·埃克梅尔 -专利权人：国际商业机器公司
申请日： 2008-04-03 - 公布日： 2008-10-08 - 主分类号： G06F9/38 文献下载
摘要：一种多模式寄存器重命名机制，其允许同时多线程处理器在线程数量少时支持完全无序线程执行，在线程数量增加时支持有序线程执行。响应于将处理器的执行模式改变成以有序线程执行模式工作，示例性实施例将数据处理系统中的物理寄存器切换为架构化设施，由此形成切换的物理寄存器。当指令被发布到执行单元时，其中所发布的指令包括线程比特，线程比特被检查，以确定该指令是否访问架构化设施。如果所发布的指令访问架构化设施，则该指令就被执行，并且被执行的指令的结果被写到切换的物理寄存器中。
处理线程方法系统

[发明专利]用于微处理器的分支前瞻预取-CN200510124656.5有效
发明人：理查德·J.·埃克梅尔;李洪贵;阮融国;本杰明·W.·斯托尔特;布赖恩·W.·汤普托 -专利权人：国际商业机器公司
申请日： 2005-11-14 - 公布日： 2006-06-21 - 主分类号： G06F9/38 文献下载
摘要：本发明公开一种在微处理器中处理程序指令的方法，其通过以下操作减小与误预测的分支指令相关联的延迟，即在程序指令的执行期间检测停顿状态的发生，在停顿状态期间推测性地执行一条或多条未决指令，其包括至少一条分支指令，并且确定由推测性执行利用的数据的有效性。根据该方法可以检测导致停顿状态的装载指令缺失。
用于微处理器分支前瞻