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[发明专利]提高SiC MOSFET抗浪涌能力的半导体器件-CN202310265078.5在审
发明人：何艳静;裴冰洁;赖建锟;袁昊;宋庆文;汤晓燕;弓小武;张玉明 -专利权人：西安电子科技大学
申请日： 2023-03-17 - 公布日： 2023-06-27 - 主分类号： H01L29/78 文献下载
摘要：本发明公开了一种提高SiC MOSFET抗浪涌能力的半导体器件，涉及碳化硅功率半导体领域，包括：第一元胞区，第一元胞区包括多个阵列排布的晶体管，晶体管包括体二极管；第一二极管区，至少部分围绕第一元胞区，第一二极管区包括多个二极管；其中，每个二极管包括并联设置的第一子二极管和第二子二极管；第二元胞区，至少部分围绕第一二极管区，第二元胞区包括多个阵列排布的晶体管；第二二极管区，至少部分围绕第二元胞区，第二二极管包括多个二极管。本发明的第一二极管区和第二二极管区的二极管能够降低第一元胞区和第二元胞区的晶体管的导通压降，降低结温，还能一定程度上抑制电流集中，提高抗浪涌电流冲击能力。
提高 sic mosfet 浪涌能力半导体器件

[发明专利]一种SiC MOSFET重复浪涌测试方法-CN202211446525.9在审
发明人：何艳静;赖建锟;弓小武;张玉明 -专利权人：西安电子科技大学
申请日： 2022-11-18 - 公布日： 2023-04-07 - 主分类号： G01R31/26 文献下载
摘要：本发明公开了一种SiC MOSFET重复浪涌测试方法，包括：选取TO‑247封装的SiC MOSFET待测器件；将SiC MOSFET待测器件放置于浪涌测试电路中；选择用于浪涌测试电路的栅极偏置电压；选择用于浪涌测试电路的测试温度；在上述栅极偏置电压和测试温度下，触发波形发生器，浪涌测试电路在第一个浪涌周期内完成一次浪涌电流冲击测试；重复若干周期的浪涌电流冲击测试后，判断该SiC MOSFET待测器件是否失效或是明显退化，若未发生失效或是明显退化，继续测试，若发生了失效或是明显退化，停止测试。本发明结合浪涌测试电路和测试方法可以快速、准确地得到SiC MOSFET器件的浪涌可靠性数据。
一种 sic mosfet 重复浪涌测试方法

[发明专利]一种提高碳化硅VDMOSFET器件阈值电压稳定性的制备工艺-CN202111595311.3在审
发明人：何艳静;赖建锟;袁昊;汤晓燕;宋庆文;弓小武 -专利权人：西安电子科技大学
申请日： 2021-12-23 - 公布日： 2022-05-06 - 主分类号： H01L21/335 文献下载
摘要：本发明公开了一种提高碳化硅VDMOSFET器件阈值电压稳定性的制备工艺，包括：获取碳化硅EPI衬底；在碳化硅EPI衬底中的N‑SiC外延层上生长牺牲氧化层；去除牺牲氧化层；在N‑SiC外延层上生长SiO2阻挡层；在N‑SiC外延层和SiO2阻挡层上生长C薄膜层；在PWELL区的离子注入窗口形成PWELL区；去除C薄膜层和SiO2阻挡层；在P+注入区的离子注入窗口形成P+注入区；在N+源区的离子注入窗口形成N+源区；在N‑SiC外延层上生长氧化层；在氧化层上生长N型多晶硅薄膜层；刻蚀掉栅极区域外的氧化层和N型多晶硅薄膜层形成栅极氧化层和N型多晶硅栅极。本发明提高了阈值电压稳定性。
一种提高碳化硅 vdmosfet 器件阈值电压稳定性制备工艺

[发明专利]一种新的超级结器件及其制备方法-CN202110681093.9在审
发明人：何艳静;赖建锟;江希;袁嵩;弓小武 -专利权人：西安电子科技大学
申请日： 2021-06-18 - 公布日： 2021-10-22 - 主分类号： H01L29/06 文献下载
摘要：本发明公开了一种新的超级结器件及其制备方法，该器件包括：N+衬底；N‑漂移区，设置于N+衬底上表面；至少两个P型柱区，间隔设置于N‑漂移区内；若干P+体区，分别设置于P型柱区中最顶端的P型柱子区；若干N+源区，分别设置于P+体区内，且每个P+体区内设置有两个N+源区；若干栅绝缘层，分别设置于N型柱区中最顶端的N型柱子区、P+体区、N+源区上；若干栅极，分别设置于P+体区上方的栅绝缘层内；源极，设置于若干栅绝缘层、N+源区、P+体区上；漏极，设置于N+衬底下表面。本发明在P型柱区和N型柱区的底端进行N离子掺杂，使得水平方向的耗尽区很少扩散到N型柱区，通过减少耗尽层来拓宽电流流动的路径，从而减小源漏电阻，获得更高的电流密度。
一种超级器件及其制备方法

[发明专利]一种沟槽超级结功率MOSFET器件及其制备方法-CN202110681097.7在审
发明人：何艳静;赖建锟;袁嵩;江希;弓小武 -专利权人：西安电子科技大学
申请日： 2021-06-18 - 公布日： 2021-10-22 - 主分类号： H01L29/06 文献下载
摘要：本发明公开了一种沟槽超级结功率MOSFET器件及其制造方法，该器件包括：N+衬底层；依次设置于N+衬底层上的第一、第二和第三缓冲层；N‑漂移区，设置于第三缓冲层上；至少两个P‑柱区，间隔设置于N‑漂移区内，在N‑漂移区内形成有与P‑柱区相邻分布的若干N‑柱区，相邻N‑柱区和P‑柱区间设置有第一绝缘层；第二绝缘层，设置于P‑柱区上；栅极，设置于第二绝缘层上；P‑体区，设置于栅极两侧；相邻P‑体区间设置有第一沟槽；N+源区，设置于P‑体区上；相邻栅极和P‑体区、N+源区间设置有第三绝缘层；P+接触区，设置于N‑柱区上；第四绝缘层，设置于N+源区、栅极上；源极，设置于第四绝缘层和第一沟槽上；漏极，设置于N+衬底层下表面。本发明可以提升器件的可靠性。
一种沟槽超级功率 mosfet 器件及其制备方法