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[发明专利]用于数字货币运算的芯片和计算系统-CN202011518541.5在审
发明人： 范志军;刘建波;杨作兴 -专利权人：深圳比特微电子科技有限公司
申请日： 2020-12-21 - 公布日： 2021-03-16 - 主分类号： G06F7/57 文献下载
摘要：公开了用于数字货币运算的芯片和计算系统。所述芯片包括容错逻辑电路，其包括：多个寄存器，用于存储数据；逻辑运算模块，用于进行运算；容错运算模块，其与所述寄存器和/或所述逻辑运算模块关联以接收多个输入。所述容错运算模块包括：多个前处理单元，每一个用于接收所述多个输入的对应比特以进行运算；进位网络，所述进位网络包括多级；以及多个后处理单元，其中，所述容错运算模块被配置为有意地使其运算结果对于所述多个输入的部分输入值出现误差。
用于数字货币运算芯片计算系统

[发明专利]用于数字货币运算的芯片和计算系统-CN202011519912.1在审
发明人： 范志军;刘建波;杨作兴 -专利权人：深圳比特微电子科技有限公司
申请日： 2020-12-21 - 公布日： 2021-03-16 - 主分类号： G06F7/57 文献下载
摘要：本发明公开了用于数字货币运算的芯片和计算系统。提供了一种用于数字货币运算的芯片，该芯片包括用于存储数据的多个寄存器；用于进行运算的逻辑运算模块；与寄存器和/或逻辑运算模块关联以接收多个输入的容错运算模块，多个输入包括第一输入和第二输入，该第一输入和第二输入包括相同数量的比特，该容错运算模块包括：运算单元，被配置用于获得多个输入的求和结果的求和输出，以及进位单元，被配置用于获得多个输入的求和结果的进位输出；其中，该容错运算模块被配置为有意地使其运算结果对于多个输入的部分输入值出现误差。
用于数字货币运算芯片计算系统

[实用新型]全加器、芯片和计算装置-CN202021240502.9有效
发明人： 范志军;孔维新;于东;杨作兴 -专利权人：深圳比特微电子科技有限公司
申请日： 2020-06-30 - 公布日： 2021-03-16 - 主分类号： H03K19/20 文献下载
摘要：本实用新型涉及全加器、芯片和计算装置。公开了一种全加器，包括：多个初级逻辑单元以及至少一个次级逻辑单元，其中，各个初级逻辑单元的输出端至少连接到该至少一个次级逻辑单元中的第一次级逻辑单元的输入端。该多个初级逻辑单元包括：第一初级逻辑单元、第二初级逻辑单元和第三初级逻辑单元，分别被配置为基于输入到该全加器的第一输入信号A、第二输入信号B以及进位输入信号Cin生成第一中间信号M、第二中间信号N以及进位相关信号C。此外，第一次级逻辑单元被配置为基于第一中间信号M、第二中间信号N以及进位相关信号C生成该全加器的和数输出信号SUM。
全加器芯片计算装置

[实用新型]加法器、运算电路、芯片和计算装置-CN202021468569.8有效
发明人：刘建波;范志军;李楠;郭海丰 -专利权人：深圳比特微电子科技有限公司
申请日： 2020-07-22 - 公布日： 2021-03-16 - 主分类号： G06F7/50 文献下载
摘要：本公开涉及加法器、运算电路、芯片和计算装置。公开了一种加法器，用于计算输入的两个数字之和，加法器具有分别表示两个数字的两个输入，每个输入被彼此对应地划分为多个子部分，多个子部分由低位到高位依次表示输入的部分位，加法器包括：多个第一级加法模块，每一个用于对两个输入的对应子部分进行求和；多个中间寄存器，每一个耦接到对应的第一级加法模块，用于存储两个输入的对应子部分的和数；一个或多个进位寄存器，每一个耦接到对应的第一级加法模块，用于存储两个输入的对应子部分的进位；以及第二级加法模块，耦接到多个中间寄存器和一个或多个进位寄存器，用于对来自每个中间寄存器的和数与来自对应的前一个进位寄存器的进位进行求和。
加法器运算电路芯片计算装置

[实用新型]反相输出动态D触发器、多路并联寄存器及比特币挖矿算法的装置-CN202021185945.2有效
发明人：田文博;范志军;郭海丰;杨作兴 -专利权人：深圳比特微电子科技有限公司
申请日： 2020-06-22 - 公布日： 2021-03-16 - 主分类号： H03K3/012 文献下载
摘要：本实用新型涉及反相输出动态D触发器、多路并联寄存器及比特币挖矿算法的装置。提供一种反相输出动态D触发器，包括输入端，用以接收输入数据；输出端，用于提供输出数据来响应该输入数据；时钟信号端，用于接收时钟信号；第一锁存器，用于锁存来自输入端的输入数据并在时钟信号的控制下将输入数据反相传输；第二锁存器，用于锁存来自第一锁存器的数据并在时钟信号的控制下将第一锁存单元锁存的数据反相传输；反相器，用于反相输出从第二锁存器接收到的数据，其中所述第一锁存器、第二锁存器和反相器依次串接在输入端和输出端之间。本实用新型所要解决的技术问题是减小芯片面积以及降低功耗。
输出动态触发器并联寄存器比特币挖矿算法装置

[外观设计]包装袋(南瓜莲子玉米糊)-CN202030619821.X有效
发明人： 范志军;程天赋;林艳春;王冬梅;郭圣 -专利权人：黑龙江省北大荒绿色健康食品有限责任公司
申请日： 2020-10-15 - 公布日： 2021-03-16 - 主分类号： 09-05 文献下载
摘要：1.本外观设计产品的名称：包装袋(南瓜莲子玉米糊)。2.本外观设计产品的用途：用于包装南瓜莲子玉米糊。3.本外观设计产品的设计要点在于：图案、形状及其结合。4.最能表明本外观设计设计要点的图片或照片：主视图。5.本外观设计产品为平面产品，省略左视图、右视图、仰视图、俯视图。
装袋南瓜莲子玉米

[外观设计]包装袋（红枣枸杞玉米糊）-CN202030619822.4有效
发明人： 范志军;何剑波;董先平;于爱华;王冬梅 -专利权人：黑龙江省北大荒绿色健康食品有限责任公司
申请日： 2020-10-15 - 公布日： 2021-03-16 - 主分类号： 09-05 文献下载
摘要：1.本外观设计产品的名称：包装袋(红枣枸杞玉米糊)。2.本外观设计产品的用途：用于包装红枣枸杞玉米糊。3.本外观设计产品的设计要点在于：图案、形状及其结合。4.最能表明本外观设计设计要点的图片或照片：主视图。5.本外观设计产品为平面产品，省略左视图、右视图、仰视图、俯视图。
装袋红枣枸杞玉米

[外观设计]包装袋（速食豆腐花256G系列）-CN202030619825.8有效
发明人： 范志军;姜秀丽;郭圣;王冬梅;李波 -专利权人：黑龙江省北大荒绿色健康食品有限责任公司
申请日： 2020-10-15 - 公布日： 2021-03-16 - 主分类号： 09-05 文献下载
摘要：1.本外观设计产品的名称：包装袋(速食豆腐花256G系列)。2.本外观设计产品的用途：用于包装速食豆腐花256G系列。3.本外观设计产品的设计要点在于：图案、形状及其结合。4.最能表明本外观设计设计要点的图片或照片：主视图。5.本外观设计产品为平面产品，省略左视图、右视图、仰视图、俯视图。
装袋速食豆腐花 256 系列

[实用新型]一种新型帐篷-CN202020945287.6有效
发明人：刘也多;范志军 -专利权人：上海阳璠实业有限责任公司
申请日： 2020-05-29 - 公布日： 2021-03-12 - 主分类号： E04H15/20 文献下载
摘要：本实用新型公开了一种新型帐篷，涉及户外用品技术领域。该新型帐篷包括帐篷布，设置于帐篷布上的充气管道，充气管道呈环形且用于充放气体；该新型帐篷具有收纳状态和使用状态，当该新型帐篷处于使用状态时，帐篷布呈罩状结构并围设成容纳空间，充气管道中充满气体且与地面平行，充气管道将帐篷布向四周张紧。当该新型帐篷在使用时，通过向充气管道充入气体，使帐篷布向四周张紧，以使帐篷布呈罩状结构并围设成容纳空间，结构简单，操作方便；同时使用环形的充气管道作为支架，重量轻且支撑效果好。使用完毕后，将充气管道中的气体放出，便于帐篷布的折叠和存放。
一种新型帐篷

[发明专利]用于划分组合逻辑的方法和电路-CN202011346691.2在审
发明人：薛可;范志军;郭海丰;杨作兴;李楠 -专利权人：深圳比特微电子科技有限公司
申请日： 2020-11-26 - 公布日： 2021-03-09 - 主分类号： G06F7/575 文献下载
摘要：本公开涉及用于划分组合逻辑的方法和电路。提供了一种用于划分组合逻辑的方法。该方法包括接收算法的输入参数。该方法还包括基于所述输入参数，循环地并且顺序地执行所述算法包括的第一运算、第二运算和第三运算。这里，第N次循环中的第一运算与第N‑1次循环中的第三运算被划分为一个第一组合逻辑并且N为大于1的整数，并且第二运算被划分为至少一个第二组合逻辑。
用于划分组合逻辑方法电路

[实用新型]时钟树、哈希引擎、计算芯片、算力板和加密货币挖矿机-CN202021411537.4有效
发明人：薛可;范志军;许超;郭海丰;杨作兴 -专利权人：深圳比特微电子科技有限公司
申请日： 2020-07-16 - 公布日： 2021-02-09 - 主分类号： G06F15/78 文献下载
摘要：本公开涉及一种时钟树、哈希引擎、计算芯片、算力板和加密货币挖矿机。所述哈希引擎包括：输入模块，被配置为接收数据块；运算模块，被配置为对接收的数据块进行哈希运算，所述运算模块包括以流水线结构布置的多个运算级以使得基于所述数据块的数字信号沿着所述多个运算级依次传递，所述多个运算级中的每个运算级包括多个寄存器和组合逻辑模块；和时钟模块，被配置为向所述多个运算级的每一个运算级提供时钟信号，所述时钟模块包括多级时钟驱动电路以使得来自于时钟源的时钟信号沿着所述多级时钟驱动电路依次传递，其中对于所述多个运算级中的每个运算级的所述多个寄存器，所述数字信号的传递方向与所述时钟信号的传递方向相同。
时钟引擎计算芯片算力板加密货币挖矿机

[实用新型]时钟树、哈希引擎、计算芯片、算力板和加密货币挖矿机-CN202021413218.7有效
发明人：薛可;范志军;许超;杨作兴 -专利权人：深圳比特微电子科技有限公司
申请日： 2020-07-16 - 公布日： 2021-02-09 - 主分类号： G06F15/78 文献下载
摘要：本公开涉及一种时钟树、哈希引擎、计算芯片、算力板和加密货币挖矿机。所述哈希引擎包括：运算模块，被配置为对接收的数据块进行哈希运算，其包括以流水线结构布置的多个运算级以使得基于数据块的数字信号沿着多个运算级依次传递，每个运算级包括多个寄存器和组合逻辑模块，第一组寄存器的输出端至少耦接到当前运算级的组合逻辑模块的输入端，第二组寄存器的输入端耦接到前一运算级的组合逻辑模块的输出端；和时钟模块，被配置为向每一个运算级提供时钟信号，时钟模块包括多级时钟驱动电路以使得来自于时钟源的时钟信号沿着多级时钟驱动电路依次传递，其中对于第一组寄存器和第二组寄存器，数字信号的传递方向与所述时钟信号的传递方向相同。
时钟引擎计算芯片算力板加密货币挖矿机

[实用新型]时钟树、哈希引擎、计算芯片、算力板和加密货币挖矿机-CN202021414137.9有效
发明人：薛可;范志军;许超;郭海丰;杨作兴 -专利权人：深圳比特微电子科技有限公司
申请日： 2020-07-16 - 公布日： 2021-02-09 - 主分类号： G06F15/78 文献下载
摘要：本公开涉及一种时钟树、哈希引擎、计算芯片、算力板和加密货币挖矿机。该哈希引擎包括：运算模块，包括以流水线结构布置的多个运算级以使得数字信号沿着多个运算级依次传递，每个运算级包括第一、第二、第三和第四组寄存器，第四组寄存器中的每个寄存器的输入端耦接到前一运算级的相应寄存器的输出端，且输出端耦接到下一运算级中的相应寄存器的输入端；和时钟模块，包括多级时钟驱动电路，用于传递来自于时钟源的时钟信号，时钟信号和数据信号的传递方向相同；和向每个寄存器提供时钟信号的多个时钟缓冲电路，用于向第四组寄存器提供时钟信号的时钟缓冲电路的输入端耦接到用于向前一运算级中的相应寄存器提供时钟信号的时钟缓冲电路的输出端。
时钟引擎计算芯片算力板加密货币挖矿机

[实用新型]二选一数据选择器-CN202021217803.X有效
发明人： 范志军;孔维新;于东;杨作兴 -专利权人：深圳比特微电子科技有限公司
申请日： 2020-06-28 - 公布日： 2021-02-09 - 主分类号： H03K19/0185 文献下载
摘要：本实用新型提供了二选一数据选择器。该二选一数据选择器包括：或非逻辑电路，被配置为接收选择信号和反相第一输入，并产生中间结果；以及与或非逻辑电路，被配置为接收选择信号、第二输入和或非逻辑电路的中间结果，并产生反相输出。
二选一数据选择器

[实用新型]用于执行散列算法的运算电路、芯片和计算装置-CN202021746320.9有效
发明人： 范志军;刘建波;杨作兴 -专利权人：深圳比特微电子科技有限公司
申请日： 2020-08-19 - 公布日： 2021-01-26 - 主分类号： G06F9/38 文献下载
摘要：本公开涉及用于执行散列算法的运算电路、芯片和计算装置。执行散列算法的运算电路，包括以流水线结构布置的多个运算级，每个运算级包括：一组输入和一组输出，输入对应耦接到前一运算级的输出，输出对应耦接到后一运算级的输入；多个组合逻辑模块，每一个的输入耦接到一组输入中至少一部分；多个延时模块，每一个的输入耦接到一组输入之一，输出耦接到一组输出中的不与组合逻辑模块相耦接的一个，使这样的输出各自耦接到一个延时模块；多个补充延时模块，每一个的输入耦接到对应组合逻辑模块的输出，输出耦接到一组输出之一，其中，每个延时模块和补充延时模块由串联的相同延时单元构成，使从每个运算级的输入到输出中每一个的计算延时基本相等。
用于执行算法运算电路芯片计算装置