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[发明专利]半导体集成电路装置-CN201780094261.6有效
发明人：伊藤千夏;祖父江功弥;田中英俊 -专利权人：株式会社索思未来
申请日： 2017-08-31 - 公布日： 2023-02-21 - 主分类号： H01L21/822 文献下载
摘要：ESD保护电路(101)具有包括第一导电型鳍片(16)的第一鳍片构造部(11)和包括第二导电型鳍片(17)且与第一鳍片构造部(11)对置的第二鳍片构造部(12)。在第一布线层(M1)形成有与第一鳍片构造部(11)相连接的第一电源布线(81)和与第二鳍片构造部(12)相连接的信号布线(82)，在第二布线层(M2)形成有与第一电源布线(81)相连接的第二电源布线(6)。第二鳍片构造部(12)占据的宽度比第一鳍片构造部(11)占据的宽度大，信号布线(82)的宽度比第一电源布线(81)的宽度大。
半导体集成电路装置

[发明专利]半导体集成电路装置-CN201880015876.X有效
发明人：伊藤千夏;祖父江功弥 -专利权人：株式会社索思未来
申请日： 2018-02-20 - 公布日： 2022-09-30 - 主分类号： H01L21/82 文献下载
摘要：一种配置有IO单元的半导体集成电路装置，能够利用多层布线来抑制电源电压下降。形成于多个布线层的电源布线(41a、41b、41c)沿与IO单元(10)的排列方向相同的X方向延伸。在电源IO单元(21)的区域，在未形成有电源布线(41b)的布线层，配置有沿Y方向延伸的电源布线(51)，并且，在X方向上的两端且在Y方向上与形成于信号IO单元(11)的区域的电源布线(41b)相同的位置，配置有布线片(61a、61b)。
半导体集成电路装置

[发明专利]半导体集成电路装置-CN201880031523.9有效
发明人： 祖父江功弥 -专利权人：株式会社索思未来
申请日： 2018-04-25 - 公布日： 2022-09-23 - 主分类号： H01L21/822 文献下载
摘要：就包括多列IO单元的半导体集成电路装置而言，提供一种能够在不使面积增大的情况下避免闩锁错误的构成。半导体集成电路装置包括布置得离芯片边缘最近的IO单元列(10A)和在比IO单元列(10A)靠核心区域一侧相邻布置的IO单元列(10B)。IO单元列(10A、10B)的IO单元(10)具有在与IO单元(10)的排列方向垂直的方向上分开而设的高电源电压区域(12)和低电源电压区域(11)。IO单元列(10A、10B)布置为IO单元列(10A)的高电源电压区域(12)与IO单元列(10B)的高电源电压区域(12)彼此相向。
半导体集成电路装置

[发明专利]半导体集成电路装置-CN201880096488.9在审
发明人： 祖父江功弥;田中英俊;塚本麻衣 -专利权人：株式会社索思未来
申请日： 2018-08-28 - 公布日： 2021-03-26 - 主分类号： H01L21/822 文献下载
摘要：半导体集成电路装置(100)在芯片(1)上包括核心区域(2)和IO区域(3)。在布置在IO区域(3)的IO单元列(5)中，在低电源电压区域(31)沿X方向延伸的电源布线(431～433)具有向核心区域(2)侧探出的部分。信号IO单元(11)具有将在低电源电压区域(31)沿X方向延伸的电源布线(415)和在高电源电压区域(32)沿X方向延伸的电源布线(411～414)连接起来的补强布线(81、82)，补强布线(81、82)在电源布线(411～415)的上层沿Y方向延伸。
半导体集成电路装置

[发明专利]半导体器件-CN200510107589.6有效
发明人：山本正治;光明寺博介;安田達;石川幹郎;祖父江功弥;佐藤一;古川千秋;杉浦朗;岩濑章弘 -专利权人：富士通株式会社
申请日： 2003-03-12 - 公布日： 2006-03-15 - 主分类号： H01L27/04 文献下载
摘要：本发明公开了一种半导体器件。具体地说，是一种能够压缩测试时的输入/输出焊盘数量的半导体器件，该半导体器件包括：开关元件，它们由一个在测试时变为有效的开关控制信号导通；以及与输入/输出焊盘连接的公共测试线，其中相邻输入/输出焊盘通过开关元件与不同的公共测试线连接。还公开了一种能够压缩测试时的输入/输出焊盘数量的半导体器件，该半导体器件包括：开关元件，它们通过在测试时变为有效的开关控制信号导通；以及与输入/输出焊盘连接的公共测试线，其中，线性排列的输入/输出焊盘中的每隔一个的输出/输出焊盘通过开关元件与公共测试线的任何一个连接。
半导体器件

[发明专利]半导体器件及其测试方法-CN03120080.X有效
发明人：山本正治;光明寺博介;安田達;石川幹郎;祖父江功弥;佐藤一;古川千秋;杉浦朗;岩濑章弘 -专利权人：富士通株式会社
申请日： 2003-03-12 - 公布日： 2004-01-14 - 主分类号： H01L21/66 文献下载
摘要：本发明公开了一种半导体器件及其测试方法。具体地说，是一种多总线半导体器件以及其探针测试方法，该方法能够对半导体器件的各个焊盘进行DC测试同时基于输入/输出焊盘数量压缩测试方案能够处理足够数量的器件以便同时进行测量。该半导体器件包括连接在输入/输出焊盘P0－P4和测试线L0之间的开关元件SW0－SW4，从而在不与测试机探针Pr0接触的探针外焊盘P1－P4中选择任意组合的焊盘以相应于导通的开关元件的组合进行测试。使被测试焊盘的输入/输出缓冲器停用以断开它们的内部电路通道。导通相应的开关元件以使被测试探针外焊盘连接到和测试机探针Pr0接触的探针焊盘P0，用测试机TS测量这些探针的漏泄电流。
半导体器件及其测试方法