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- [发明专利]一种单输出组合逻辑电路的近似简化方法-CN202010612406.0有效
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邹九发;王伦耀;夏银水;储著飞
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宁波大学
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2020-06-30
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2023-05-12
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G06F30/327
- 本发明公开了一种单输出组合逻辑电路的近似简化方法，其在错误率约束下，通过将多个乘积项近似表示成一个乘积项，以及删除特定的乘积项从而实现逻辑函数简化；考虑到简单的逻辑函数的逻辑表达式往往对应简单的电路结构，因此使得一些逻辑电路有了更大的优化空间；在不影响逻辑电路正常应用的前提下，可实现逻辑电路功耗、速度和面积等性能的进一步优化；其虽然是单输出的组合逻辑电路简化方法，但考虑到多输出组合逻辑电路可转化为多个单输出电路的组合，因此其可以推广到多输出组合逻辑电路的简化，适用于逻辑功能可以用“与/或”形式逻辑函数描述的逻辑电路的优化，且容易编程实现，可以融入到计算机辅助设计中，用于逻辑电路的综合与优化。
- 一种输出组合逻辑电路近似简化方法
- [发明专利]一种逻辑电路近似实现方法-CN201911099321.0有效
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王伦耀;应秋红;夏银水;储著飞
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宁波大学
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2019-11-12
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2023-05-12
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H03K19/20
- 本发明公开了一种逻辑电路近似实现方法，其在引入错误的同时可以将两个乘积项合并成一个乘积项，从而实现了逻辑函数的进一步简化；考虑到简单的逻辑函数的逻辑表达式往往对应简单的电路结构，因此，本发明方法使得一些逻辑电路有了更大的优化空间，在不影响逻辑电路正常应用的前提下，可以实现逻辑电路功耗、速度和面积等性能的进一步优化；本发明方法适用于逻辑功能可以用“与/或”形式逻辑函数描述的逻辑电路，“与/或”形式是逻辑函数一种普遍采用的表述形式，因此本发明方法可以广泛地应用到逻辑函数的近似化简化中，且本发明方法容易编程实现，可以融入到计算机辅助设计中，用于逻辑电路的综合与优化。
- 一种逻辑电路近似实现方法
- [发明专利]一种异或-多数逻辑图中的反相器数量优化方法-CN201811414894.3有效
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储著飞;石磊;王伦耀;夏银水
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宁波大学
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2018-11-26
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2023-04-07
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H03K19/21
- 本发明公开的异或‑多数逻辑图中的反相器数量优化方法，首先计算XMG中反相器总数并判断XMG中任意一个结点是多数逻辑结点还是异或逻辑结点，然后反复执行优化步骤，且一级优化与二级优化交替执行，直到达到最优的反相器数量为止。本发明不改变XMG的结构，降低了XMG中反相器的数量。本发明方法在基准电路中平均优化17.3%，在应用到量子元胞自动机（QCA）中有2.1%的平均优化。本发明方法能有效降低XMG中反相器的数量，为EDA设计减少成本，同时丰富逻辑综合中反相器优化的研究方法。本发明为异或‑多数逻辑图中的反相器数量的优化提供了一种新思路，既提出了新的设计优化方法，又降低了设计成本，对EDA的发展具有较强的现实意义和实践意义。
- 一种多数逻辑中的反相器数量优化方法
- [发明专利]一种逻辑功能可配置的可逆触发器及其配置方法-CN201811432160.8有效
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王伦耀;张莹;储著飞;夏银水
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宁波大学
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2018-11-28
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2022-12-20
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H03K3/037
- 本发明公开了一种逻辑功能可配置的可逆触发器及其配置方法，该可逆触发器包括7个均只有1位目标位的Toffoli可逆逻辑门和4个Fredkin可逆逻辑门，由4个5位Toffoli可逆逻辑门串联构成逻辑功能配置电路，受时钟信号控制且由2个2位Toffoli可逆逻辑门和2个Fredkin可逆逻辑门构成边沿采样与存储电路，受异步置数控制信号控制且由另2个Fredkin可逆逻辑门构成异步置数电路，由剩余1个2位Toffoli可逆逻辑门构成逻辑取反电路；在逻辑功能配置电路中设置4根控制位线，通过将每根控制位线与4个5位Toffoli可逆逻辑门各自对应控制位的连接状态配置成导通或断开状态，可使得该可逆触发器分别具有D触发器、T触发器和JK触发器的逻辑功能。
- 一种逻辑功能配置可逆触发器及其方法
- [发明专利]一种量子元胞自动机十进制全加器-CN202010026412.8有效
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储著飞;李泽强;夏银水;王伦耀
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宁波大学
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2020-01-10
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2022-04-22
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G06F7/492
- 本发明公开了一种量子元胞自动机十进制全加器，在不改变电路逻辑功能的前提下，通过结合表达能力更强的异或逻辑运算符以及先进的全加器进位结构，来优化QCA十进制全加器所需的逻辑结点数和逻辑深度，从而以此优化一位以及多位QCA十进制全加器电路的面积和延迟。相比于传统性能最优的全加器，本发明提出的量子元胞自动机十进制全加器性能优良，在延迟和面积方面提升明显，尤其在量子元胞自动机8位十进制全加器中优化效果更加明显，延迟和面积的提升分别为27.6%和53.4%。本发明极大降低了电路成本，同时丰富了在电路设计中的电路研究方法。本发明为基于多数逻辑和异或逻辑的算术电路设计提供了新的研究思路，对电路设计的发展有较强的实践意义。
- 一种量子自动机十进制全加器
- [发明专利]一种可异步置数的可逆双边沿D触发器-CN202110054642.X有效
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吴钰;王伦耀;夏银水;储著飞
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宁波大学
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2021-01-15
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2022-03-29
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H03K3/012
- 本发明公开了一种可异步置数的可逆双边沿D触发器，其由4个Feynman可逆逻辑门和6个Fredkin可逆逻辑门构成，其具有异步置数使能信号输入端、时钟信号输入端、数据输入端、预置数输入端、第一逻辑低电平输入端、第二逻辑低电平输入端、第三逻辑低电平输入端、第四逻辑低电平输入端，以及异步置数使能信号输出端、触发器现态信号输出端、第一垃圾位输出端、第二垃圾位输出端、第三垃圾位输出端、第四垃圾位输出端、第五垃圾位输出端、第六垃圾位输出端；优点是其具有双边沿D触发器功能，且具有异步置数功能，有利于使可逆时序逻辑电路在异步置数后从确定的初始状态运行或从错误状态回到可以控制的确定状态。
- 一种异步可逆双边触发器
- [发明专利]一种可异步置数的可逆单边沿JK触发器-CN202110054645.3有效
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吴钰;王伦耀;夏银水;储著飞
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宁波大学
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2021-01-15
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2022-03-29
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H03K19/0175
- 本发明公开了一种可异步置数的可逆单边沿JK触发器，其由1个NOT可逆逻辑门、2个Feynman可逆逻辑门和5个Fredkin可逆逻辑门构成，其具有异步置数使能信号输入端、时钟信号输入端、第一数据输入端、第二数据输入端、预置数输入端、第一逻辑低电平输入端、第二逻辑低电平输入端、第三逻辑低电平输入端，以及异步置数使能信号输出端、触发器现态信号输出端、第一垃圾位输出端、第二垃圾位输出端、第三垃圾位输出端、第四垃圾位输出端、2个用于输出时钟信号或逻辑低电平信号的信号输出端；优点是其具有单边沿JK触发器功能，且具有异步置数功能，有利于使可逆时序逻辑电路在异步置数后从确定的初始状态运行或从错误状态回到可以控制的确定状态。
- 一种异步可逆边沿jk触发器
- [发明专利]一种逻辑功能可配置的可逆单边沿触发器-CN202110055768.9有效
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王伦耀;吴钰;夏银水;储著飞
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宁波大学
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2021-01-15
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2022-03-29
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H03K3/012
- 本发明公开了一种逻辑功能可配置的可逆单边沿触发器，其由3个Feynman可逆逻辑门和5个Fredkin可逆逻辑门构成，其具有异步置数使能信号输入端、时钟信号输入端、控制信号输入端、第一数据输入端、第二数据输入端、预置数输入端、第一逻辑低电平输入端、第二逻辑低电平输入端、第三逻辑低电平输入端，以及异步置数使能信号输出端、控制信号输出端、触发器现态信号输出端、第一垃圾位输出端、第二垃圾位输出端、第三垃圾位输出端、第四垃圾位输出端、2个用于输出时钟信号或逻辑低电平信号的信号输出端；优点是其具有异步置数功能，且在不改变电路的内部结构情况下，能够实现可逆单边沿D触发器、可逆单边沿T触发器或者可逆单边沿JK触发器的逻辑功能。
- 一种逻辑功能配置可逆边沿触发器
- [发明专利]一种可异步置数的可逆双边沿T触发器-CN202110055793.7有效
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吴钰;王伦耀;夏银水;储著飞
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宁波大学
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2021-01-15
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2022-03-29
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H03K3/012
- 本发明公开了一种可异步置数的可逆双边沿T触发器，其由5个Feynman可逆逻辑门和6个Fredkin可逆逻辑门构成，其具有异步置数使能信号输入端、时钟信号输入端、数据输入端、预置数输入端、第一逻辑低电平输入端、第二逻辑低电平输入端、第三逻辑低电平输入端、第四逻辑低电平输入端，以及异步置数使能信号输出端、触发器现态信号输出端、第一垃圾位输出端、第二垃圾位输出端、第三垃圾位输出端、第四垃圾位输出端、第五垃圾位输出端、第六垃圾位输出端；优点是其具有双边沿T触发器功能，且具有异步置数功能，有利于使可逆时序逻辑电路在异步置数后从确定的初始状态运行或从错误状态回到可以控制的确定状态。
- 一种异步可逆双边触发器
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