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[发明专利]半导体器件以及制造半导体器件的方法-CN201880085524.1有效
发明人： 杰弗里·史密斯;苏巴迪普·卡尔 -专利权人：东京毅力科创株式会社
申请日： 2018-12-03 - 公布日： 2023-10-10 - 主分类号： H01L21/8238 文献下载
摘要：一种制造半导体器件的方法，包括：提供衬底，该衬底上具有基础鳍片结构，该基础鳍片结构包括：第一堆叠部，其用于形成第一环绕式栅极(GAA)晶体管的沟道，该第一堆叠部包括第一沟道材料；第二堆叠部，其用于形成第二GAA晶体管的沟道，该第二堆叠部包括第二沟道材料；以及牺牲部，其将第一堆叠部与第二堆叠部分开，其中，第一沟道材料、第二通道材料和牺牲材料具有彼此不同的化学组成；使基础鳍片结构的侧面露出以进行各向同性蚀刻处理，该各向同性蚀刻处理选择性地对第一沟道材料、第二沟道材料和牺牲材料中的一种进行蚀刻；以及分别在第一沟道材料和第二沟道材料周围形成第一GAA栅极结构和第二GAA栅极结构。
半导体器件以及制造方法

[发明专利]利用选择性双层电介质再生的全自对准过孔-CN201980042746.X有效
发明人：坎达巴拉·塔皮利;杰弗里·史密斯 -专利权人：东京毅力科创株式会社
申请日： 2019-06-26 - 公布日： 2023-09-22 - 主分类号： H01L21/768 文献下载
摘要：在一种用于加工衬底的方法中，在置于第一电介质层中的多个导电结构上选择性地形成导电盖层。在该第一电介质层上选择性地形成第二电介质层。在该第二电介质层上选择性地形成第三电介质层。然后在该多个导电结构和该第三电介质层上形成第四电介质层，并且随后在该第四电介质层内形成互连结构。该互连结构包括过孔结构，该过孔结构具有：第一部分，该第一部分置于该导电盖层上，使得该第一部分的侧壁被该第三电介质层包围；以及第二部分，该第二部分设置在该第一部分和该第三电介质层上。
利用选择性双层电介质再生对准

[发明专利]3D逻辑和存储器的配电网络-CN201980055054.9有效
发明人：拉尔斯·利布曼;安东·德维利耶;杰弗里·史密斯;坎达巴拉·塔皮利 -专利权人：东京毅力科创株式会社
申请日： 2019-09-04 - 公布日： 2023-09-19 - 主分类号： H10B10/00 文献下载
摘要：提供了一种半导体器件。该半导体器件包括晶体管堆叠，该晶体管堆叠具有堆叠在衬底上方的多个晶体管对。该多个晶体管对中的每个晶体管对包括堆叠在彼此上方的n型晶体管和p型晶体管。该多个晶体管对具有：堆叠在该衬底上方并电耦合到该多个晶体管对的栅极结构的多个栅极电极、以及堆叠在该衬底上方并且电耦合到该多个晶体管对的源极区域和漏极区域的多个源极/漏极(S/D)局部互连。该半导体器件进一步包括在该衬底上方形成的一个或多个导电平面。该一个或多个导电平面被定位成与该晶体管堆叠相邻、跨越该晶体管堆叠的高度并且电耦合到该晶体管堆叠。
逻辑存储器配电网络

[发明专利]埋入式电力轨道-CN201880041590.9有效
发明人： 杰弗里·史密斯;安东·J·德维利耶;坎达巴拉·N·塔皮利 -专利权人：东京毅力科创株式会社
申请日： 2018-06-21 - 公布日： 2023-06-06 - 主分类号： H01L29/66 文献下载
摘要：本公开的方面提供半导体器件和制造所述半导体器件的方法。所述半导体器件包括电力轨道，所述电力轨道形成于隔离沟槽中。所述电力轨道被介电质盖层覆盖，所述介电质盖层将所述电力轨道与所述介电质盖层上的导电图案结构隔离。此外，在所述介电质盖层中选择性地形成开口并且用导电材料填充所述开口以选择性地连接导电图案结构与所述电力轨道。
埋入电力轨道

[发明专利]三维半导体装置以及其制造方法-CN201780051097.0有效
发明人： 杰弗里·史密斯;安东·德维利耶 -专利权人：东京毅力科创株式会社
申请日： 2017-07-19 - 公布日： 2023-05-12 - 主分类号： H10B10/00 文献下载
摘要：一种三维(3‑D)集成电路(IC)，包括具有基板表面的基板。第一半导体装置具有第一电接点并且在第一平面上形成于所述表面的第一区域中，所述第一平面基本上平行于所述基板表面半导体装置。包括第二电接点的第二半导体装置在第二平面上形成于所述表面的第二区域中，所述第二平面基本上平行于所述表面并且在基本上垂直于所述基板表面的方向上与所述第一平面垂直地间隔开。第一电极结构包括：相对的顶面和底面，所述顶面和所述底面基本上平行于所述基板表面；侧壁，所述侧壁连接所述顶面和所述底面使得所述电极结构形成三维电极空间。导电填充材料提供在所述电极空间中，并且电介质层将所述导电填充材料电分离成电连接到所述第一半导体装置的所述第一接点的第一电极和电连接到所述第二半导体装置并且与所述第一电极电绝缘的第二电极。第一电路端子从所述电极结构的所述顶面或所述底面垂直地延伸并且电连接到所述第一电极。
三维半导体装置及其制造方法

[发明专利]三维器件及其形成方法-CN201980012407.7有效
发明人： 杰弗里·史密斯;安东·J·德维莱尔;塔皮利·N·坎达巴拉;约迪·格热希科维亚克;尤凯鸿 -专利权人：东京毅力科创株式会社
申请日： 2019-03-19 - 公布日： 2023-05-09 - 主分类号： H01L21/8238 文献下载
摘要：披露了一种半导体器件，该半导体器件包括多个第一源极/漏极和在第一源极/漏极上方形成的多个第一源极/漏极(S/D)触点。该器件还包括多个第一电介质盖。该多个第一电介质盖中的每一个均定位在相应的第一S/D触点上方以覆盖该相应的第一S/D触点的顶部部分和多个侧部部分的至少一部分。该器件还包括多个第二源极/漏极和多个第二S/D触点，该多个第二源极/漏极和多个第二S/D触点在该多个第一S/D触点上方交错布置以形成阶梯构型。多个第二电介质盖在该多个第二S/D触点上方形成。该多个第二电介质盖中的每一个均定位在相应的第二S/D触点上方以覆盖该相应的第二S/D触点的顶部部分和多个侧部部分的至少一部分。
三维器件及其形成方法

[发明专利]在纳米线和纳米板处理中防止块体硅电荷转移的方法-CN201780069522.9有效
发明人： 杰弗里·史密斯;安东·德维利耶 -专利权人：东京毅力科创株式会社
申请日： 2017-11-14 - 公布日： 2023-05-05 - 主分类号： H01L29/66 文献下载
摘要：一种制造半导体装置的方法，包括提供在其上具有层状鳍结构的衬底。所述层状鳍结构包括基底鳍部分、设置在所述基底鳍部分上的牺牲部分和设置在所述牺牲部分上的沟道部分。在所述衬底上在所述层状鳍结构上方提供掺杂源膜，并且使掺杂材料从所述掺杂源膜扩散到所述层状鳍结构的除所述沟道部分之外的一部分中，以在所述层状鳍结构中形成扩散掺杂区。在所述衬底上在所述层状鳍结构的至少所述扩散掺杂区上方提供隔离材料。
纳米处理防止块体电荷转移方法

[发明专利]亚分辨率衬底图案化的方法-CN201780070924.0有效
发明人：安东·J·德维利耶;尼哈尔·莫汉蒂;杰弗里·史密斯 -专利权人：东京毅力科创株式会社
申请日： 2017-11-16 - 公布日： 2023-05-02 - 主分类号： H01L21/3213 文献下载
摘要：本文中公开的技术提供了一种用于衬底图案化的方法，该方法得到非均匀间距(混合间距)的线。技术还可以通过选择性地替换多线层中的材料线来实现高级图案化选项。形成具有三种不同材料的交替线的多线层。使用一个或更多个蚀刻掩模来选择性地去除至少一条未被覆盖的线而不去除其他未被覆盖的线。利用填充材料来替换去除材料。使用蚀刻掩模以及使不同材料线的抗蚀刻性不同来执行选择性去除。
分辨率衬底图案方法

[发明专利]利用选择性沉积对金属和通孔进行自对准-CN201780017126.1有效
发明人： 杰弗里·史密斯;安东·J·德维利耶 -专利权人：东京毅力科创株式会社
申请日： 2017-02-02 - 公布日： 2023-02-17 - 主分类号： H01L21/768 文献下载
摘要：本文的技术包括对基底进行图案化的方法、比如用于后段制程(BEOL)金属化处理的对基底进行图案化的方法。本文的技术能够实现完全自对准的通孔和线。本文的处理包括使用选择性沉积、保护性膜和组合蚀刻掩模来对基底进行精确地图案化。在具有未被覆盖的金属材料部分和未被覆盖的电介质材料部分的基底中，电介质材料向上增长而不覆盖金属材料。该凸起的电介质材料被以保形的方式保护并且被用在后续的图案化步骤中以对通孔和线安置进行对准。这种组合减小了叠置误差。
利用选择性沉积金属进行对准

[发明专利]3D互补金属氧化物半导体(CMOS)器件及其形成方法-CN202080091142.7在审
发明人： H·吉姆·富尔福德;安东·J·德维利耶;马克·加德纳;丹尼尔·沙内穆加梅;杰弗里·史密斯;拉尔斯·利布曼;苏巴迪普·卡尔 -专利权人：东京毅力科创株式会社
申请日： 2020-12-31 - 公布日： 2022-08-12 - 主分类号： H01L21/8238 文献下载
摘要：提供了一种制作半导体器件的方法。在衬底上方形成层的初始堆叠。初始堆叠在第一材料层与第二材料层之间交替，第二材料层具有与第一材料层不同的成分。初始堆叠被划分为第一堆叠和第二堆叠。通过使用第一材料层作为第一GAA晶体管的相应沟道区以及使用第二材料层作为第一GAA晶体管的相应替代栅极，来在第一堆叠中形成第一GAA晶体管。通过使用第二材料层作为第二GAA晶体管的相应沟道区以及使用第一材料层作为第二GAA晶体管的相应替代栅极，来在第二堆叠中形成第二GAA晶体管。第二GAA晶体管从第一GAA晶体管竖直地偏移。
互补金属氧化物半导体 cmos 器件及其形成方法

[发明专利]三维半导体器件及制造方法-CN201780052553.3有效
发明人： 杰弗里·史密斯;安东·J·德维利耶;尼哈尔·莫汉蒂;苏巴迪普·卡尔;坎达巴拉·塔皮利 -专利权人：东京毅力科创株式会社
申请日： 2017-08-08 - 公布日： 2022-07-29 - 主分类号： H01L29/16 文献下载
摘要：一种半导体器件，所述半导体器件包括衬底以及形成在所述衬底上的场效应晶体管的栅极区。所述栅极区包括具有纵向轴线的垂直堆叠的纳米线，所述纵向轴线平行于所述衬底的工作表面延伸。垂直堆叠的纳米线的给定堆叠包括垂直对准的至少两根纳米线，其中p型纳米线和n型纳米线在空间上垂直地彼此分离。所述半导体器件还包括形成在栅极区内的台阶状连接结构，所述栅极区将每根纳米线电连接到所述栅极区上方的位置。第一栅电极具有台阶状廓线并且连接到第一级纳米线。
三维半导体器件制造方法

[发明专利]基片背侧纹理化-CN201580083223.1有效
发明人：卡洛斯·A·丰塞卡;本杰门·拉特扎克;杰弗里·史密斯;安东·J·德维利耶;利奥尔·胡利;儿玉辉彦;约书亚·S·霍格 -专利权人：东京毅力科创株式会社
申请日： 2015-08-22 - 公布日： 2022-07-26 - 主分类号： H01L21/027 文献下载
摘要：所描述的实施方式涉及用于减少光刻畸变的方法和设备。半导体基片的背侧可以被纹理化。然后，可以在具有经纹理化的背侧的半导体基片上执行光刻工艺。
基片背侧纹理

[发明专利]用于高级电路架构的高密度逻辑和存储器的制造方法-CN202080078385.7在审
发明人：马克·I·加德纳;H·吉姆·富尔福德;杰弗里·史密斯;拉尔斯·利布曼;丹尼尔·沙内穆加梅 -专利权人：东京毅力科创株式会社
申请日： 2020-07-23 - 公布日： 2022-06-21 - 主分类号： H01L21/762 文献下载
摘要：本文的技术包括用于制造用于高级电路架构的高密度逻辑和存储器的方法。这种方法可以包括在单独的衬底上形成多层堆叠并在这些多层堆叠上方形成键合膜，然后使这些键合膜接触并键合，以形成包括这些多层堆叠中的每一个的组合结构。可以重复该方法以形成其他组合。在迭代之间，晶体管器件可以由这些组合结构形成。电离原子注入可以促进预定用于生长其他多层的衬底的裂解，其中，退火使该衬底在电离原子注入的预定穿透深度处被弱化。
用于高级电路架构高密度逻辑存储器制造方法

[发明专利]用于埋式电源轨的CFET电力输送网络-CN202080073454.5在审
发明人：拉尔斯·利布曼;杰弗里·史密斯;丹尼尔·沙内穆加梅;安东·德维利耶 -专利权人：东京毅力科创株式会社
申请日： 2020-08-20 - 公布日： 2022-06-14 - 主分类号： H01L23/528 文献下载
摘要：一种半导体器件包括第一电源轨、第一电力输入结构、电路和第一中段轨。该第一电源轨形成在衬底上的第一隔离沟槽内的第一轨开口中。该第一电力输入结构被配置为与半导体器件外部的电源的第一端子连接以从该电源接收电力。该电路在衬底上由第一电源轨与第一电力输入结构之间的层形成。第一中段轨由形成该电路的这些层中的一层或多层形成。第一中段轨被配置为将来自第一电力输入结构的电力输送到第一电源轨，并且第一电源轨将电力提供给该电路以供操作。
用于电源 cfet 电力输送网络

[发明专利]在凹陷特征中自底向上金属化的方法-CN202080064711.9在审
发明人：尤凯鸿;约迪·格热希科维亚克;尼古拉斯·乔伊;杰弗里·史密斯 -专利权人：东京毅力科创株式会社
申请日： 2020-09-16 - 公布日： 2022-06-07 - 主分类号： H01L21/768 文献下载
摘要：金属化的方法包括接收在其中形成有凹陷的衬底。该凹陷具有底部和侧壁，并且在凹陷的底部和侧壁上沉积共形衬里。从凹陷的上部去除共形衬里，以露出凹陷的上侧壁，同时留下凹陷的下部中的共形衬里，从而覆盖凹陷的底部和下侧壁。在凹陷的下部中沉积金属以形成金属化特征，该金属化特征包括在凹陷的下部中的共形衬里和金属。
凹陷特征向上金属化方法

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