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[发明专利]三维半导体设备和制造该三维半导体设备的方法-CN202310131087.5在审
发明人： 李昇珉;安正烈 -专利权人：爱思开海力士有限公司
申请日： 2023-02-17 - 公布日： 2023-09-19 - 主分类号： H01L23/538 文献下载
摘要：本公开的实施例涉及三维半导体设备和制造该三维半导体设备的方法。3D半导体设备可以包括堆叠结构和竖直通道结构。堆叠结构可以包括第一绝缘图案、下部导电图案和第二绝缘图案。下部导电图案可以被布置在第一绝缘图案上。第二绝缘图案可以被布置在下部导电图案上。第一绝缘图案可以具有比第二绝缘图案的厚度更厚的厚度。竖直通道结构可以被布置在堆叠结构中。下部导电图案可以具有与第二绝缘图案的下部表面直接接触的上部表面。
三维半导体设备制造方法

[发明专利]三维半导体设备和制造三维半导体设备的方法-CN202310174400.3在审
发明人： 李昇珉;金南局;金保延;金载锡 -专利权人：爱思开海力士有限公司
申请日： 2023-02-28 - 公布日： 2023-09-19 - 主分类号： H10B43/20 文献下载
摘要：本公开的实施例涉及三维半导体设备和制造三维半导体设备的方法。一种三维半导体设备包括存储器块，该存储器块包括堆叠结构、穿过堆叠结构形成的多个通道塞以及形成在存储器块中的分隔图案，该堆叠结构包括形成在第一子堆叠上方的第二子堆叠。
三维半导体设备制造方法

[发明专利]半导体装置和包括其的数据存储系统-CN202211710689.8在审
发明人：禹映范;任峻成;金俊亨;李昇珉 -专利权人：三星电子株式会社
申请日： 2022-12-29 - 公布日： 2023-07-04 - 主分类号： H10B12/00 文献下载
摘要：提供一种半导体装置和数据存储系统。半导体装置包括形成将位线或字线与上连接图案彼此电连接的信号路径的接触插塞，下绝缘结构包括第一绝缘部分和第二绝缘部分；接触插塞穿透第二绝缘部分并接触上连接图案；第一绝缘部分包括第一下层和第二下层，第二下层具有小于第一下层的厚度；第二绝缘部分包括接触第二下层并覆盖上连接图案的上表面的一部分的第一上层以及在第一上层上的第二上层，第二上层具有大于第一上层的厚度；并且第二下层和第一上层的材料不同于第一下层和第二上层的材料。
半导体装置包括数据存储系统

[发明专利]三维半导体存储器件和包括其的电子系统-CN202211531855.8在审
发明人： 李昇珉;金俊亨;申智秀;俞炳益;任峻成 -专利权人：三星电子株式会社
申请日： 2022-12-01 - 公布日： 2023-06-23 - 主分类号： H10B41/35 文献下载
摘要：讨论了一种三维半导体存储器件和包括其的电子系统。该器件可以包括：堆叠结构，包括交替堆叠在基板上的电极层和电极间绝缘层；一个或更多个垂直半导体结构，延伸到堆叠结构中并与基板相邻；一个或更多个垂直导电结构，在第一方向上排列在所述一个或更多个垂直半导体结构中的相邻垂直半导体结构之间，并且延伸到堆叠结构中且与基板相邻；以及在堆叠结构上的导电线部分，在第一方向上延伸以将所述一个或更多个垂直导电结构彼此连接。导电线部分和垂直导电结构可以被连接以形成单个单元。
三维半导体存储器件包括电子系统

[发明专利]半导体器件及包括其的数据存储系统-CN202211285735.4在审
发明人：金俊亨;李昇珉;韩相凡;任峻成 -专利权人：三星电子株式会社
申请日： 2022-10-20 - 公布日： 2023-04-28 - 主分类号： H10B43/35 文献下载
摘要：一种半导体器件包括堆叠结构，该堆叠结构包括栅极堆叠区和虚设堆叠区。栅极堆叠区包括交替堆叠的层间绝缘层和栅电极。虚设堆叠区包括交替堆叠的虚设绝缘层和虚设水平层。分离结构穿透堆叠结构。垂直存储结构在第一区域中穿透栅极堆叠区。多个栅极接触结构在第二区域中电连接到栅电极。栅电极包括第一栅电极和设置在比第一栅电极的水平高的水平上的第二栅电极。每个栅极接触结构包括栅极接触插塞和第一绝缘间隔物。栅极接触插塞包括第一栅极接触插塞和第二栅极接触插塞，第一栅极接触插塞穿透第二栅电极并接触第一栅电极，第二栅极接触插塞接触第二栅电极。
半导体器件包括数据存储系统

[发明专利]半导体器件以及包括该半导体器件的数据存储系统-CN202211103351.6在审
发明人： 李昇珉;金俊亨;金江旻;任峻成 -专利权人：三星电子株式会社
申请日： 2022-09-09 - 公布日： 2023-03-14 - 主分类号： H10B43/10 文献下载
摘要：本发明提供一种半导体器件以及包括该半导体器件的数据存储系统。该半导体器件可以包括：半导体基板；在半导体基板上的外围电路结构；板图案，在外围电路结构上并具有间隙；以及堆叠结构，在板图案上并包括第一堆叠区域和第二堆叠区域。第一堆叠区域可以包括在垂直于半导体基板的上表面的垂直方向上堆叠的栅电极，第二堆叠区域可以包括导体堆叠区域和绝缘体堆叠区域两者，导体堆叠区域包括在垂直方向上堆叠的导电层，绝缘体堆叠区域包括在与导电层基本相同的高度水平处的模制绝缘层。半导体器件还可以包括：垂直存储结构，延伸穿过第一堆叠区域；以及源极接触插塞，电连接到导体堆叠区域的导电层中的至少一个并接触板图案。
半导体器件以及包括数据存储系统

[发明专利]半导体器件和包括该半导体器件的数据存储系统-CN202210786416.5在审
发明人： 李昇珉;金江旻;金俊亨;孙龙勋;任峻成 -专利权人：三星电子株式会社
申请日： 2022-07-04 - 公布日： 2023-01-10 - 主分类号： H10B43/27 文献下载
摘要：一种半导体器件，包括：第一结构，包括外围电路；以及第二结构，在第一结构上。第二种结构包括：堆叠结构，该堆叠结构包括第一堆叠结构和第二堆叠结构；分离结构，穿过第一堆叠结构；存储器竖直结构，在分离结构之间并穿过第一堆栈结构；以及电容器，包括第一电容器电极和第二电容器电极，第一电容器电极和第二电容器电极穿过第二堆叠结构并彼此平行地延伸。第一堆叠结构包括间隔开的栅电极和与栅电极交替地堆叠的层间绝缘层。第二堆叠结构包括间隔开的第一绝缘层和与第一绝缘层交替地堆叠的第二绝缘层。第一电容器电极和第二电容器电极中的每一个具有线形。第一绝缘层和第二绝缘层包括彼此不同的材料。第二绝缘层包括与层间绝缘层相同的材料。
半导体器件包括数据存储系统

[发明专利]集成电路装置-CN202210409971.6在审
发明人：金俊亨;朴昞坤;李昇珉;金江旻;严泰敏;俞炳瓘 -专利权人：三星电子株式会社
申请日： 2022-04-19 - 公布日： 2022-11-29 - 主分类号： H01L27/11575 文献下载
摘要：一种集成电路装置，包括：衬底；外围布线电路，其包括旁路通孔并且设置在衬底上；外围电路，其包括围绕外围布线电路的至少一部分的层间绝缘层；以及存储器单元阵列，其设置在外围电路上并且与外围电路重叠。存储器单元阵列包括基底衬底、设置在基底衬底上的多条栅极线、以及穿透多条栅极线的多个沟道。集成电路装置还包括插入在外围电路与存储器单元阵列之间的阻挡层。阻挡层包括从阻挡层的顶表面穿透到下表面的旁路孔。旁路通孔设置在旁路孔中。
集成电路装置

[发明专利]半导体装置和包括半导体装置的电子系统-CN202210361554.9在审
发明人：金俊亨;金江旻;严泰敏;李昇珉;黃昌善 -专利权人：三星电子株式会社
申请日： 2022-04-07 - 公布日： 2022-11-22 - 主分类号： H01L27/11524 文献下载
摘要：提供了半导体装置和包括半导体装置的电子系统。所述半导体装置包括：基底，包括单元阵列区域和接触区域；多个栅电极，沿与基底的上表面垂直的第一方向布置在基底上，所述多个栅电极在单元阵列区域和接触区域中延伸；多个沟道结构，在单元阵列区域中在第一方向上穿透所述多个栅电极；多个虚设沟道结构，在接触区域中在第一方向上穿透所述多个栅电极；多个单元栅极接触件，在接触区域中在第一方向上延伸并且各自电连接到所述多个栅电极中的相应的一个栅电极；以及多个虚设接触件，在所述多个虚设沟道结构上在第一方向上延伸。
半导体装置包括电子系统

[发明专利]半导体器件和包括该半导体器件的数据存储系统-CN202210517467.8在审
发明人：金俊亨;金江旻;李昌焕;严太敏;李昇珉 -专利权人：三星电子株式会社
申请日： 2022-05-12 - 公布日： 2022-11-15 - 主分类号： H01L27/11556 文献下载
摘要：一种半导体器件包括：第一结构，该第一结构包括衬底、电路器件、电连接至电路器件的下互连结构；以及第二结构，在第一结构上。第二结构包括：导电板层；栅电极，在导电板层上，并在第一方向上延伸；分离区，穿透栅电极，并在第一方向上延伸；沟道结构，穿透栅电极，并分别包括沟道层；贯通接触插塞，与栅电极间隔开，并在竖直方向上延伸，以电连接至第一结构的下互连结构；第一接触部和第二接触部，分别电连接至沟道层和贯通接触插塞；位线，将第一接触部和第二接触部中的至少各一个彼此电连接；以及虚设接触部，连接至位线，并与贯通接触插塞间隔开。
半导体器件包括数据存储系统

[发明专利]半导体器件以及包括该半导体器件的数据存储系统-CN202111453294.X在审
发明人： 李昇珉;金俊亨;金江旻;俞炳瓘 -专利权人：三星电子株式会社
申请日： 2021-12-01 - 公布日： 2022-06-03 - 主分类号： H01L27/11582 文献下载
摘要：本发明公开一种半导体器件和包括该半导体器件的数据存储系统，该半导体器件包括：基板，包括第一区域和第二区域；栅电极，在第一方向上堆叠在第一区域上，在第二区域上以不同的长度在第二方向上延伸，并分别包括在第二区域中的焊盘区域，该焊盘区域具有被向上暴露的上表面；与栅电极交替堆叠的层间绝缘层；沟道结构，在第一方向上延伸并穿透栅电极；插塞绝缘层，在焊盘区域下面与层间绝缘层交替地设置并平行于栅电极；以及接触插塞，在第一方向上延伸并分别穿透焊盘区域和在焊盘区域下面的插塞绝缘层。在每个栅电极中，焊盘区域具有与除了焊盘区域之外的区域的物理特性不同的物理特性。
半导体器件以及包括数据存储系统

[发明专利]三维半导体存储器件-CN202110587998.X在审
发明人： 李昇珉;金俊亨 -专利权人：三星电子株式会社
申请日： 2021-05-27 - 公布日： 2022-01-04 - 主分类号： H01L27/11565 文献下载
摘要：一种三维半导体存储器件，包括：外围电路结构；以及在外围电路结构上的单元阵列结构。外围电路结构包括：在衬底上的下布线；在下布线上的停止绝缘层；在下布线上的接触通路；停止绝缘层上的浮置通路；以及，在接触通路上的上布线。浮置通路不接触下布线。接触通路穿过停止绝缘层中的通路孔接触下布线。上布线接触接触通路。
三维半导体存储器件

[发明专利]半导体器件-CN202110663217.0在审
发明人：金俊亨;权泰穆;李昇珉 -专利权人：三星电子株式会社
申请日： 2021-06-15 - 公布日： 2021-12-17 - 主分类号： H01L27/11524 文献下载
摘要：一种半导体器件，包括：第一栅电极；第一沟道结构，穿透所述第一栅电极并且包括第一沟道层和第一沟道填充绝缘层；所述第一栅电极上方的第二栅电极；第二沟道结构，穿透所述第二栅电极并且包括第二沟道层和第二沟道填充绝缘层；以及，中央布线层，在所述第一栅电极和所述第二栅电极之间并且连接到所述第一沟道层和所述第二沟道层，其中，所述第一沟道层和所述第二沟道层在由所述中央布线层包围的区域中彼此连接，并且所述第一沟道填充绝缘层和所述第二沟道填充绝缘层在由所述中央布线层包围的区域中彼此连接。
半导体器件

[发明专利]半导体器件-CN202110323278.2在审
发明人：金俊亨;千志成;孙仑焕;李昇珉 -专利权人：三星电子株式会社
申请日： 2021-03-26 - 公布日： 2021-09-28 - 主分类号： H01L27/11563 文献下载
摘要：一种半导体器件包括：下部结构；第一上部结构，包括下栅极层并在下部结构上；第二上部结构，包括上栅极层并在第一上部结构上；分隔结构，在下部结构上并穿透第一上部结构和第二上部结构；存储器垂直结构，在分隔结构之间穿透下栅极层和上栅极层；第一接触插塞，穿透第一上部结构和第二上部结构并与下栅极层和上栅极层间隔开。第一接触插塞和存储器垂直结构中的每个包括具有弯曲部分的侧表面。该侧表面的弯曲部分设置在第一高度水平面和第二高度水平面之间，下栅极层中的最上面的栅极层设置在该第一高度水平面上，上栅极层中的最下面的栅极层设置在该第二高度水平面上。
半导体器件

[发明专利]半导体器件及其制造方法-CN202010561455.6在审
发明人：姜秉佑;权世峻;李昇珉;金活杓;朴镇泽;韩承佑;洪暎玉 -专利权人：爱思开海力士有限公司
申请日： 2020-06-18 - 公布日： 2021-03-26 - 主分类号： H01L27/11524 文献下载
摘要：本公开涉及半导体器件及其制造方法。例如，一种半导体器件包括：堆叠结构，包括单元区域和接触区域；沟道结构，穿透堆叠结构的单元区域；沟槽，穿透堆叠结构的接触区域以到达不同深度；以及停止结构，穿透堆叠结构的接触区域，停止结构位于沟槽之间。
半导体器件及其制造方法

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