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[发明专利]半导体结构及其形成方法-CN201710333254.9有效
发明人：杜丽娟;曹轶宾;赵杰 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造(北京)有限公司
申请日： 2017-05-12 - 公布日： 2020-11-03 - 主分类号： H01L21/8238 文献下载
摘要：一种半导体结构及其形成方法，方法包括：提供基底，包括相邻第一区域和第二区域，第一区域用于形成第一器件，第二区域用于形成第二器件，第一器件和第二器件的掺杂类型不同；在基底上形成第二区域功能层；在第二区域功能层上依次形成第一底部抗反射涂层和第二底部抗反射涂层，第二底部抗反射涂层致密度小于第一底部抗反射涂层；在第二区域第二底部抗反射涂层上形成光刻胶层；以光刻胶层为掩膜刻蚀第一区域的第二底部抗反射涂层和第一底部抗反射涂层；以第二区域的光刻胶层为掩膜刻蚀第一区域的第二区域功能层。相比仅采用第一底部抗反射涂层的方案，本发明缩短了刻蚀工艺的时间，降低第二区域第二底部抗反射涂层和第一底部抗反射涂层的损耗程度。
半导体结构及其形成方法

[发明专利]一种半导体器件的制造方法-CN201310190257.3有效
发明人： 曹轶宾;赵简 -专利权人：中芯国际集成电路制造(上海)有限公司
申请日： 2013-05-21 - 公布日： 2019-12-31 - 主分类号： H01L21/768 文献下载
摘要：本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在半导体衬底上依次形成蚀刻停止层、低k介电层、缓冲层和硬掩膜层，其中，缓冲层由不含氮元素的介电抗反射涂层构成，且所述介电抗反射涂层的构成材料的含氧量小于SiO
一种半导体器件制造方法

[发明专利]金属栅制备方法-CN201510061913.9有效
发明人：赵简;曹轶宾;王杭萍 -专利权人：中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2015-02-05 - 公布日： 2019-03-12 - 主分类号： H01L21/8238 文献下载
摘要：本发明涉及半导体制备技术领域，具体提供了一种金属栅制备方法，本发明是基于gate last的一种HKMG制备工艺，通过减薄其中一器件区的样本栅并在其顶部制备硬掩膜层，之后在其他器件区制备金属栅并进行研磨时，硬掩膜层可有效起到保护其下方的样本栅免受损伤，进而提高了研磨后器件表面的均匀性。
金属制备方法

[发明专利]互连结构的制作方法-CN201410707599.2有效
发明人：周俊卿;何其暘;胡敏达;曹轶宾 -专利权人：中芯国际集成电路制造(上海)有限公司
申请日： 2014-11-27 - 公布日： 2019-01-22 - 主分类号： H01L21/768 文献下载
摘要：一种互连结构的制作方法，包括：提供半导体衬底；在所述半导体衬底上形成低K介质层；在所述低K介质层上形成硬掩膜层；形成贯穿所述硬掩膜层厚度的开口；在形成所述开口后，进行退火工艺；在所述退火工艺后，以所述硬掩膜层为掩模，沿所述开口刻蚀所述低K介质层，以形成接触孔；采用金属填充满所述接触孔。所述互连结构的制作方法能够减小器件的RC延迟，提高了器件的开关速度，从而满足运用需求。
互连结构制作方法

[发明专利]半导体器件的形成方法-CN201410045296.9有效
发明人： 曹轶宾;赵简 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2014-01-30 - 公布日： 2018-05-01 - 主分类号： H01L21/475 文献下载
摘要：本发明提供了一种半导体器件的形成方法，包括在半导体衬底上的介质层内形成凹槽，并在所述凹槽以及介质层上的硬掩模层上形成金属层后，去除硬掩模层上的金属层，之后以采用碱性浆料的化学机械研磨工艺去除所述硬掩模层，以及部分金属层，直至所述凹槽内的金属层的表面与介质层表面齐平。在上述技术方案中，采用碱性的研磨浆料可有效提高硬掩模层的去除效率，且去除所述硬掩模层后，有效降低在介质层和金属层表面的硬掩模残留颗粒的残留量，从而避免在半导体器件通电使用过程中，基于所述硬掩模层颗粒残留而造成各金属插塞之间形成电导通，继而有效抑制各金属插塞之间的漏电现象。
半导体器件形成方法

[发明专利]一种半导体器件的制造方法-CN201310190198.X有效
发明人： 曹轶宾;赵简 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2013-05-21 - 公布日： 2018-03-30 - 主分类号： H01L21/768 文献下载
摘要：本发明提供一种半导体器件的制造方法，包括提供半导体衬底，在所述半导体衬底上依次形成蚀刻停止层、低k介电层、缓冲层和硬掩膜层；在所述硬掩膜层中形成第一开口，以露出所述缓冲层；在所述缓冲层和所述低k介电层中形成第二开口；执行两次一体化刻蚀以在所述低k介电层中形成铜金属互连结构，在所述两次一体化刻蚀之间实施所述硬掩膜层的去除；在所述铜金属互连结构中形成铜金属层。根据本发明，可以降低铜金属互连结构的深宽比，尤其是铜金属互连结构中的通孔的深宽比，进而提升一体化刻蚀的工艺精度，使铜金属互连结构的侧壁具有良好的垂直度。
一种半导体器件制造方法

[发明专利]一种半导体器件的制造方法-CN201310231922.9有效
发明人：赵简;曹轶宾;王杭萍 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2013-06-09 - 公布日： 2017-11-10 - 主分类号： H01L21/306 文献下载
摘要：本发明提供一种半导体器件的制造方法，包括提供半导体衬底，在半导体衬底上依次形成蚀刻停止层、低k介电层、缓冲层和硬掩膜层；在硬掩膜层中形成第一开口，以露出缓冲层；执行湿法清洗过程，采用碱性溶剂作为所述湿法清洗的清洗液；在缓冲层和低k介电层中形成第二开口；在低k介电层中形成铜金属互连结构；在铜金属互连结构中形成铜金属层。根据本发明，采用碱性溶剂替代稀释的氢氟酸作为形成第一开口后实施的湿法清洗的清洗液，可以有效避免产生后续形成第二开口时出现的缺陷，改善一体化刻蚀的工艺窗口。
一种半导体器件制造方法

[发明专利]测试结构及其形成方法、测试方法-CN201310277149.X有效
发明人： 曹轶宾;赵简 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2013-07-03 - 公布日： 2017-11-03 - 主分类号： H01L23/544 文献下载
摘要：一种测试结构及其形成方法、测试方法。测试结构包括半导体衬底；位于半导体衬底上的第一介质层、第二介质层和第三介质层；第一介质层中包括平行且交替排布的第一金属线和第二金属线，第一金属线和第二金属线均为两个以上；位于第二介质层中多个金属插塞；第三介质层中包括平行且交替排布的第三金属线和第四金属线，第三金属线和第四金属线均为两个以上；第一金属线与第三金属线异面垂直，第二金属线与第四金属线异面垂直，一个第一金属线通过一个金属插塞与一个第三金属线连接，一个第二金属线通过一个金属插塞与一个第四金属线连接。本发明所提供的测试结构能够对多个金属插塞的电阻电容延迟进行评估。
测试结构及其形成方法

[发明专利]半导体器件的形成方法-CN201310259951.6有效
发明人： 曹轶宾;赵简 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2013-06-26 - 公布日： 2017-09-22 - 主分类号： H01L21/768 文献下载
摘要：一种半导体器件的形成方法，包括提供半导体衬底；在所述半导体衬底上由下至上依次形成介质层、金属硬掩膜层和介质硬掩膜层，所述介质硬掩膜层包括碳原子和氮原子中的至少一种以及硅原子；在所述介质硬掩膜层中形成两个以上第一开口；在相邻所述第一开口之间的介质硬掩膜层中形成第二开口；以所述介质硬掩膜层为掩模，沿所述第一开口和所述第二开口刻蚀所述金属硬掩膜层和所述介质层，直至在所述介质层中形成刻蚀结构，所述刻蚀结构包括通孔和沟槽中的一种或其组合；在所述刻蚀结构中填充满金属材料，并去除剩余的所述金属硬掩膜层和所述介质硬掩膜层。本发明所形成半导体器件的电学性能较好。
半导体器件形成方法

[发明专利]半导体器件的形成方法-CN201410042103.4在审
发明人：赵简;曹轶宾 -专利权人：中芯国际集成电路制造(上海)有限公司;中芯国际集成电路制造（北京）有限公司
申请日： 2014-01-28 - 公布日： 2015-07-29 - 主分类号： H01L21/28 文献下载
摘要：本发明提供一种半导体器件的形成方法。所述形成方法包括：先采用第一平坦化工艺去除部分厚度的介质层，之后在所述介质层上形成修复介质层。所述修复介质层可及时填充满先前去除部分介质层后，在所述介质层表面形成的凹槽，提高介质层表面的平整度。从而可在后续以第二平坦化工艺去除修复介质层和介质层，露出伪栅材料层后，有效提高所述介质层表面的平整度，避免在介质层表面形成较大凹槽缺陷。从而可在后续去除伪栅材料层，于所述介质层内形成栅极凹槽，并向栅极凹槽内填充栅极材料时，避免基于所述介质层表面形成有凹槽，而在这些凹槽内同时填充栅极材料，形成连接相邻栅极的导电层，进而避免栅极间的电导通现象，降低栅极性能的缺陷。
半导体器件形成方法

[发明专利]一种半导体器件的制造方法-CN201310340764.0在审
发明人：赵简;曹轶宾 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2013-08-06 - 公布日： 2015-02-11 - 主分类号： H01L21/768 文献下载
摘要：本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在所述半导体衬底上依次形成蚀刻停止层、低k介电层、缓冲层和金属硬掩膜层；对所述金属硬掩膜层实施热处理，以增强所述金属硬掩膜层的抗侵蚀性；在金属硬掩膜层中形成第一开口，以露出缓冲层；在缓冲层和低k介电层中形成第二开口；在低k介电层中形成铜金属互连结构；在铜金属互连结构中形成铜金属层。根据本发明，在形成金属硬掩膜层之后，对半导体衬底实施热处理，可以增强金属硬掩膜层的抗侵蚀性，防止其构成材料与蚀刻金属硬掩膜层时产生的聚合物结合而成湿法清洗工艺难以去除的物质，避免后续形成的铜金属互连结构的开路。
一种半导体器件制造方法

[发明专利]曝光方法-CN201310222163.X有效
发明人：倪百兵;曹轶宾 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2013-06-05 - 公布日： 2014-12-17 - 主分类号： G03F7/20 文献下载
摘要：一种曝光方法，所述曝光方法包括：提供待曝光图案，所述待曝光图案具有若干图形，且所述待曝光图案具有两种不同间距的所述图形；提供伪辅助图案，所述伪辅助图案包括若干数量的辅助图形，相邻辅助图形的间距相同；获取所述辅助图形的宽度和相邻辅助图形的间距；当所述相邻图形的间距大于或等于临界尺寸时，确定所述相邻图形之间的区域为填充区，所述填充区边缘的图形为孤立图形；在所述待曝光图案的填充区内填充所述辅助图案，形成伪待曝光图形；根据所述伪待曝光图形形成第一图形和第二图形，所述第一图形和第二图形分别作为双重图形化曝光的两套掩膜图形。所述曝光方法可以提高刻蚀图形的准确性。
曝光方法

[发明专利]一种半导体器件的制造方法-CN201310190232.3在审
发明人：赵简;曹轶宾 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2013-05-21 - 公布日： 2014-12-03 - 主分类号： H01L21/768 文献下载
摘要：本发明提供一种半导体器件的制造方法，包括：提供半导体衬底，在半导体衬底上依次形成蚀刻停止层、低k介电层、缓冲层和硬掩膜层；在低k介电层中形成铜金属互连结构；去除通过铜金属互连结构露出的蚀刻停止层；分三步实施蚀刻后处理过程；在铜金属互连结构中形成铜金属层。根据本发明，可以有效去除实施双大马士革工艺所需的蚀刻过程产生的残留物和杂质，恢复低k介电层的固有介电常数，减少通过铜金属互连结构连通的下层铜互连金属的损失，使铜金属互连结构具有较小的接触电阻，避免铜金属互连结构出现开路现象。
一种半导体器件制造方法

[发明专利]一种半导体器件的制造方法-CN201310163044.1在审
发明人：赵简;曹轶宾 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2013-05-06 - 公布日： 2014-11-12 - 主分类号： H01L21/768 文献下载
摘要：本发明提供一种半导体器件的制造方法，涉及半导体技术领域。所述方法：步骤S101：提供前端器件，在所述前端器件上形成介电层；步骤S102：对所述介电层进行图形化处理以形成沟槽结构；步骤S103：对所述沟槽结构进行清洗；步骤S104：对所述沟槽结构进行预处理；步骤S105：在所述沟槽结构中形成扩散阻挡层。本发明的半导体器件的制造方法，通过在对沟槽结构进行清洗的步骤之后增加对沟槽结构进行预处理的步骤，可以在一定程度上进一步去除图形化工艺产生的残留物，驱除半导体器件中的潮气，并可以修复图形化过程中对介电层造成的损伤，改善半导体器件的RC延迟现象，提高半导体器件的性能。
一种半导体器件制造方法

[发明专利]一种防止研磨液稀释的化学机械研磨系统及其机台-CN200610118337.8无效
发明人：周海锋;齐宝玉;丁杰;林保璋;曹轶宾;黄耀东 -专利权人：中芯国际集成电路制造（上海）有限公司
申请日： 2006-11-15 - 公布日： 2008-05-28 - 主分类号： B24B29/02 文献下载
摘要：本发明提供了一种防止研磨液稀释的化学机械研磨(CMP)系统及其机台。现有的CMP系统中，当某一机台出现去离子水倒灌时，研磨液供应系统中的研磨液将被稀释，导致系统内多个机台的CMP工艺不达标。本发明的防止研磨液稀释的化学机械研磨系统，包括研磨液供应系统和数个机组，研磨液供应系统包括主循环管路和控制研磨液在主循环管路内循环流动的控制机台；每个机组包括多个机台；从主循环管路引出数条支路分别连接至各个机组；从每个机组的支路再引出多条岔路分别连接至该机组的多个机台，其中，每条岔路上均设有防逆流元件，防止液体经由岔路和支路回流至研磨液供应系统的主循环管路。通过本发明的系统和机台可有效防止研磨液稀释的问题。
一种防止研磨稀释化学机械系统及其机台

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