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[发明专利]半导体器件及其制造方法-CN201710475891.X有效
发明人：山下泰典;新井耕一;久田贤一 -专利权人：瑞萨电子株式会社
申请日： 2017-06-21 - 公布日： 2022-05-03 - 主分类号： H01L29/78 文献下载
摘要：本发明提供一种半导体器件及其制造方法。在半导体器件中，在形成在沟槽的内壁上/上方的栅极绝缘膜中，使得形成为覆盖沟槽的角部的栅极绝缘膜的一部分的膜厚度比形成在沟槽的侧面上/上方的栅极绝缘膜部分的一部分的膜厚度更厚。
半导体器件及其制造方法

[发明专利]半导体装置-CN201610252147.9有效
发明人：豊田久志;山崎幸一;新井耕一;关达弘 -专利权人：瑞萨电子株式会社
申请日： 2016-04-21 - 公布日： 2021-04-20 - 主分类号： H03K17/042 文献下载
摘要：一种半导体装置，提高半导体装置的性能。半导体装置具备具有栅电极(3g)、源电极(3s)以及漏电极(3d)的常开型的结型FET(3)和具有栅电极(4g)、源电极(4s)以及漏电极(4d)的常闭型的MOSFET(4)。结型FET(3)的源电极(3s)与MOSFET(4)的漏电极(4d)进行电连接，从而结型FET(3)与MOSFET(4)串联地连接。结型FET(3)的栅电极(3g)与MOSFET(4)的栅电极(4g)进行电连接。
半导体装置

[发明专利]半导体器件及其制造方法-CN201510626949.7有效
发明人： 新井耕一;久田贤一 -专利权人：瑞萨电子株式会社
申请日： 2015-09-28 - 公布日： 2021-01-08 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及半导体器件及其制造方法。在具有沟槽型MOS栅结构的碳化硅半导体器件中，本发明能抑制操作特性改变。在沟槽形成之后，通过实施将p型杂质倾斜离子注入到由具有彼此不同的注入能量的离子注入两次以上而形成的p‑型体层中，来形成在沟槽的侧壁部在深度方向上具有均匀杂质浓度分布的p型沟道层。此外，当通过倾斜离子注入形成p型沟道层时，虽然p型杂质也引入到沟槽的底部的n‑型漂移层中，但是通过在p‑型体层和n‑型漂移层之间形成具有杂质浓度高于p型沟道层、p‑型体层以及n‑型漂移层的n型层来规定沟道长度。通过这些措施，能抑制操作特性改变。
半导体器件及其制造方法

[发明专利]半导体器件的制造方法和半导体器件-CN201510359350.1有效
发明人： 新井耕一;滨正树;笼利康明;久田贤一 -专利权人：瑞萨电子株式会社
申请日： 2015-06-25 - 公布日： 2020-09-11 - 主分类号： H01L21/76 文献下载
摘要：本发明的各个实施例涉及半导体器件的制造方法和半导体器件。本发明可以在通过湿法蚀刻使SiC衬底之上的绝缘膜开口而指定形成在该衬底上的竖直型功率MOSFET的有源区域的情况下，改进该湿法蚀刻的精确度并且使半导体器件小型化。在外延层之上按顺序形成具有小膜厚度的氧化硅膜和具有比该氧化硅膜更大的膜厚度的多晶硅膜，之后通过干法蚀刻方法使该多晶硅膜开口，接着通过湿法蚀刻使氧化硅膜开口，以及从而使在有源区域中的外延层的上表面暴露出来。
半导体器件制造方法

[发明专利]半导体器件及其制造方法-CN201410419944.2有效
发明人： 新井耕一 -专利权人：瑞萨电子株式会社
申请日： 2014-08-22 - 公布日： 2019-10-25 - 主分类号： H01L29/808 文献下载
摘要：在一实施方式中的半导体器件中，结型场效应晶体管的栅极区域(GR)具有低浓度栅极区域(LGR)和杂质浓度比低浓度栅极区域(LGR)高的高浓度栅极区域(HGR)，且高浓度栅极区域(HGR)内包于低浓度栅极区域(LGR)中。降低结型FET的导通电阻。
半导体器件及其制造方法

[发明专利]半导体器件及其制造方法-CN201910087496.3在审
发明人：冈本康宏;町田信夫;新井耕一;久田贤一;山下泰典;江口聪司;宫本广信;酒井敦;永久克己 -专利权人：瑞萨电子株式会社
申请日： 2019-01-29 - 公布日： 2019-08-06 - 主分类号： H01L29/786 文献下载
摘要：本发明的各实施例涉及半导体器件及其制造方法。在作为SiC衬底的半导体衬底上形成漂移层。漂移层包括第一至第三n型半导体层和p型杂质区域。在此，第二n型半导体层的杂质浓度高于第一n型半导体层的杂质浓度和第三n型半导体层的杂质浓度。而且，在平面图中，位于彼此相邻的p型杂质区域之间的第二半导体层与在沟槽中形成的栅极电极的至少一部分重叠。
半导体器件漂移层衬底半导体层栅极电极半导体制造

[发明专利]半导体器件-CN201811654142.4在审
发明人：酒井敦;永久克己;江口聪司;町田信夫;新井耕一;冈本康宏;久田贤一;山下泰典 -专利权人：瑞萨电子株式会社
申请日： 2018-12-26 - 公布日： 2019-07-12 - 主分类号： H01L29/78 文献下载
摘要：本公开用于改进半导体器件的特性。在沟槽下方的漂移层中布置有具有与漂移层相反的导电类型的杂质的第一p型半导体区域，并且进一步布置第二p型半导体区域，第二p型半导体区域从上往下看与形成有沟槽的的区域间隔一定距离并且具有与漂移层相反的导电类型的杂质。第二p型半导体区域通过在Y方向(图中的深度方向)上布置在空间中的多个区域配置。因此，通过提供第一和第二p型半导体区域以及进一步通过布置由空间间隔的第二p型半导体区域，可以在保持栅极绝缘膜的击穿电压的同时降低比导通电阻。
漂移层半导体器件导电类型比导通电阻栅极绝缘膜击穿电压空间间隔区域间隔区域配置改进

[发明专利]垂直沟道式结型SiC功率FET及其制造方法-CN201410226200.9有效
发明人：久田贤一;新井耕一 -专利权人：瑞萨电子株式会社
申请日： 2014-05-27 - 公布日： 2018-12-04 - 主分类号： H01L29/78 文献下载
摘要：本发明涉及垂直沟道式结型SiC功率FET及其制造方法。为了确保具有比基于硅的JFET低的杂质扩散率的基于SiC的JFET的性能，栅极深度被固定，同时精确地控制栅极区之间的距离，而不是通过对沟槽侧壁进行离子注入来形成栅极区。这意味着由栅极距离和栅极深度界定的沟道区应当具有高纵横比。此外，由于工艺限制，栅极区被形成于源极区之内。在源极区与栅极区之间形成高度掺杂的PN结会导致各种问题，例如，不可避免的结电流增大。另外，对于终止结构的形成，能量显著高的离子注入已成为必要。在本发明中，提供了具有在源极区下方且与其分离的且在栅极区之间的浮置栅极区的垂直沟道式SiC功率JFET。
垂直沟道式结型 sic 功率 fet 及其制造方法

[发明专利]半导体装置的制造方法及半导体装置-CN201410102742.5有效
发明人：笼利康明;新井耕一;横山夏树;清水悠佳 -专利权人：瑞萨电子株式会社
申请日： 2014-03-19 - 公布日： 2018-10-19 - 主分类号： H01L29/80 文献下载
摘要：一种半导体装置的制造方法及半导体装置，以较高的成品率制造高性能的结FET。该方法包括如下工序：（a）在形成于n+型SiC基板的上部的n‑型漂移层的表面形成n+型源极层；（b）在（a）工序之后，将在n‑型漂移层的上部形成的氧化硅膜（21）作为掩模，对n‑型漂移层的表面进行蚀刻，由此形成按照预定的间隔配置的多个浅槽；（c）在（b）工序之后，使用垂直离子注入法在多个浅槽各自的下部的n‑型漂移层中掺杂氮，由此形成n型反掺杂层；（d）在（c）工序之后，在氧化硅膜及浅槽各自的侧壁形成侧阱间隔物；（e）在（d）工序之后，使用垂直离子注入法在多个浅槽各自的下部的n‑型漂移层中掺杂铝，由此形成p型栅极层。
半导体装置制造方法

[发明专利]半导体器件及其制造方法-CN201711276325.2在审
发明人：久田贤一;新井耕一 -专利权人：瑞萨电子株式会社
申请日： 2017-12-06 - 公布日： 2018-06-29 - 主分类号： H01L29/78 文献下载
摘要：本发明提供半导体器件及其制造方法，其课题在于提高半导体器件的耐压。半导体器件具有由碳化硅构成的第一导电型的半导体衬底(SUB)、在半导体衬底的器件区域(DR)中的第二导电型的体区域(BR)、形成于体区域(BR)内的第一导电型的源极区域(SR)、和隔着栅极绝缘膜(GI1、GI2)形成于体区域BR上的栅电极(GE)。在半导体衬底的终端区域(TR)，具有第二导电型的降低表面电场层(RS1、RS2)、和形成于降低表面电场层(RS1、RS2)内的边缘终端区域(ET)。与降低表面电场层(RS1、RS2)和降低表面电场层(RS1、RS2)接近的半导体衬底(SUB)的表面由抗氧化性绝缘膜(ZM1R)覆盖。
降低表面电场半导体器件导电型衬底半导体体区域栅极绝缘膜边缘终端抗氧化性器件区域源极区域终端区域绝缘膜碳化硅栅电极耐压制造覆盖

[发明专利]制造半导体器件的方法及半导体器件-CN201410368009.8在审
发明人： 新井耕一;笼利康明;久田贤一 -专利权人：瑞萨电子株式会社
申请日： 2014-07-30 - 公布日： 2015-02-11 - 主分类号： H01L21/337 文献下载
摘要：提供一种制造半导体器件的方法及半导体器件，该半导体器件是具有优良截止态性能而没有降低生产率的垂直JFET的半导体器件。通过杂质离子注入在源极区下面形成沿着沟道宽度方向的横截面中的栅极区四边形。通过第一蚀刻，去除了栅极区上表面上方的源极区，以在它们之间分开。然后，通过具有在栅极区侧表面处比在栅极区中央处低的蚀刻速率的第二蚀刻，处理栅极区的上表面。获得的栅极区具有平行于衬底表面的下表面和低于源极区和沟道形成区之间的边界的上表面，且上表面在沿着沟道宽度方向的横截面中具有从侧表面向中央的向下倾斜。结果，可以获得具有减少的变化的沟道长度。
制造半导体器件方法

[实用新型]半导体器件-CN201420479858.6有效
发明人： 新井耕一 -专利权人：瑞萨电子株式会社
申请日： 2014-08-22 - 公布日： 2015-02-11 - 主分类号： H01L29/808 文献下载
摘要：本实用新型提供一种半导体器件。包含结型场效应晶体管，所述结型场效应晶体管包括：(a)成为电流通路的第1导电型的沟道区域；以及(b)与所述第1导电型相反的第2导电型的一对栅极区域，所述一对栅极区域形成为夹持所述沟道区域，所述半导体器件的特征在于，所述一对栅极区域的每一个具有：(b1)低浓度栅极区域；以及(b2)杂质浓度比所述低浓度栅极区域高的高浓度栅极区域，所述高浓度栅极区域内包于所述低浓度栅极区域。本实用新型能够实现结型FET的性能的提高。
半导体器件

[发明专利]半导体器件及其制造方法-CN201210021149.9有效
发明人：町田信夫;新井耕一 -专利权人：瑞萨电子株式会社
申请日： 2012-01-31 - 公布日： 2012-08-01 - 主分类号： H01L21/28 文献下载
摘要：本公开涉及半导体器件及其制造方法。在基于SiC的MISFET及其制造工艺中，在引入杂质之后，需要极高温度的激活退火。因此，难以频繁使用在基于硅的MISFET的制造工艺中所执行的自对准工艺。这导致了以下问题：要控制器件的特性，高精度的对准技术是不可缺少的。根据本发明，在诸如使用基于碳化硅的半导体基板的基于SiC的垂直功率MISFET之类的半导体器件及其制造方法中，沟道区、源区和栅极结构以相互自对准的关系形成。
半导体器件及其制造方法

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