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[发明专利]一种半导体器件的制造方法和半导体器件-CN202310872927.3在审
发明人：柳小英;徐承福;蒋平 -专利权人：绍兴中芯集成电路制造股份有限公司
申请日： 2023-07-14 - 公布日： 2023-09-15 - 主分类号： H01L21/336 文献下载
摘要：一种半导体器件的制造方法和半导体器件，该方法包括：提供半导体衬底；在所述半导体衬底上形成第一外延层；在所述第一外延层中注入掺杂离子，以在所述第一外延层表面形成离子注入区；在所述第一外延层上形成第二外延层；刻蚀所述第一外延层和所述第二外延层，以形成栅极沟槽；在所述栅极沟槽中形成栅极结构。本发明优化了电场分布，在改善耐压问题的同时降低了导通电阻。
一种半导体器件制造方法

[实用新型]集成有检测单元和器件单元的版图结构-CN202320560566.4有效
发明人： 徐承福;蒋平 -专利权人：绍兴中芯集成电路制造股份有限公司
申请日： 2023-03-20 - 公布日： 2023-09-08 - 主分类号： H01L27/02 文献下载
摘要：本实用新型提供了一种集成有检测单元和器件单元的版图结构。该版图结构中，检测单元区的面积相对于器件单元区的面积等比例缩小，从而可通过对检测单元区进行检测，并经过等比例放大即可以计算出器件单元区内相对应的参数信息。并且，本实用新型中，将检测单元区设置在与第二器件区的同一侧，以充分利用第一器件区远离第二器件区的端部空间，提高版图的利用率，使整体结构更加紧凑，有利于提高芯片的可靠性，降低了损耗，并在减小了芯片体积的同时提高了产能。
集成检测单元器件版图结构

[发明专利]屏蔽栅MOSFET结构、屏蔽栅功率器件及制备方法-CN202310928121.1在审
发明人：王丹丹;徐承福;安秋爽;韩玉亮 -专利权人：绍兴中芯集成电路制造股份有限公司
申请日： 2023-07-27 - 公布日： 2023-08-29 - 主分类号： H01L29/06 文献下载
摘要：本发明提供一种屏蔽栅MOSFET结构、屏蔽栅功率器件及制备方法，屏蔽栅MOSFET结构包括形成于衬底中的源极掺杂区和元胞沟槽，所述源极掺杂区位于所述元胞沟槽的外侧，所述元胞沟槽中形成有间隔且绝缘设置的多晶硅栅极和多晶硅源极，所述多晶硅栅极环设在所述多晶硅源极外侧，且所述多晶硅栅极与源极掺杂区间隔且绝缘设置，以增强屏蔽栅功率器件的耗尽能力，从而降低导通电阻。
屏蔽 mosfet 结构功率器件制备方法

[发明专利]一种半导体器件及电子装置-CN202310331016.X在审
发明人：韩玉亮;徐承福;罗顶;樊如雪 -专利权人：绍兴中芯集成电路制造股份有限公司
申请日： 2023-03-30 - 公布日： 2023-07-14 - 主分类号： H01L29/06 文献下载
摘要：本发明提供一种半导体器件及电子装置，该器件包括：衬底；栅极结构，设置在衬底的第一表面上，或者设置在衬底中且自第一表面延伸至衬底中；体区，设置在衬底内，且位于栅极结构的两侧；源区，位于栅极结构两侧的体区内，且自衬底的第一表面延伸至衬底中；屏蔽区，设置在栅极结构两侧的体区内，且位于源区的下方，且屏蔽区和体区的第一边缘存在第一间隔，第一边缘靠近栅极结构，屏蔽区的掺杂浓度高于体区的掺杂浓度。本发明的半导体器件在体区中形成有掺杂浓度更高的屏蔽区，从而能够形成更强的耗尽作用，防止沟道穿通，并在此基础上能够使得零栅压漏极电流变小，并且使得能够减小沟道长度，降低导通电阻，进而提升器件的性能与良率。
一种半导体器件电子装置

[发明专利]屏蔽栅沟槽型半导体器件及其制备方法-CN202310503850.2在审
发明人：安秋爽;徐承福;何云 -专利权人：绍兴中芯集成电路制造股份有限公司
申请日： 2023-05-06 - 公布日： 2023-07-14 - 主分类号： H01L21/336 文献下载
摘要：本申请实施例涉及一种屏蔽栅沟槽型半导体器件的制备方法及屏蔽栅沟槽型半导体器件；其中，方法包括：提供半导体材料层；形成从半导体材料层的上表面延伸至内部的沟槽；形成覆盖沟槽的侧壁和底壁的第一屏蔽介质层；形成覆盖第一屏蔽介质层的第二屏蔽介质层，第一屏蔽介质层和第二屏蔽介质层未填满沟槽；形成填充在沟槽内的第二屏蔽介质层内的屏蔽栅；形成控制栅容纳槽，控制栅容纳槽至少包括位于沟槽内且位于屏蔽栅侧面的容纳部，容纳部通过对第一屏蔽介质层和第二屏蔽介质层进行刻蚀而形成；其中，第二屏蔽介质层的材料的刻蚀速率大于第一屏蔽介质层的材料的刻蚀速率；在控制栅容纳槽内形成栅极介质层以及控制栅。
屏蔽沟槽半导体器件及其制备方法

[发明专利]碳化硅器件及其制备方法-CN202210526000.X有效
发明人：罗顶;徐承福;范美聪 -专利权人：中芯越州集成电路制造（绍兴）有限公司
申请日： 2022-05-16 - 公布日： 2023-06-09 - 主分类号： H01L21/28 文献下载
摘要：本发明提供了一种碳化硅器件及其制备方法，包括：提供基底结构，基底结构依次包括：碳化硅衬底、碳化硅外延层、第一导电类型的第一离子注入层以及第二导电类型的第二离子注入层；利用光刻工艺在第二离子注入层上形成第一图形化掩膜结构；利用第一图形化掩膜结构在基底结构中形成沟槽；在沟槽中形成栅极结构；利用栅极结构在第二离子注入层上形成第二图形化掩膜结构；利用第二图形化掩膜结构在第二离子注入层中形成开口，开口暴露出部分第一离子注入层；利用开口在暴露出的第一离子注入层中形成接触结构；以及形成与接触结构连接的导电层；第一导电类型和第二导电类型的导电类型相反。由此可以避免两道光刻工艺之间存在的套刻精度差异的问题。
碳化硅器件及其制备方法

[发明专利]沟槽栅晶体管及其制备方法-CN202310023965.1有效
发明人：韩玉亮;徐承福;罗顶;何云;马跃 -专利权人：中芯越州集成电路制造（绍兴）有限公司
申请日： 2023-01-09 - 公布日： 2023-05-02 - 主分类号： H01L29/786 文献下载
摘要：本发明实施例涉及一种沟槽栅晶体管及其制备方法，沟槽栅晶体管包括：半导体材料层、栅极沟槽、栅极、栅介质层、第一电场屏蔽结构和第二电场屏蔽结构；第一电场屏蔽结构和栅介质层在栅极沟槽的侧壁所在的平面上的投影至少部分重合；第二电场屏蔽结构和栅介质层在半导体材料层的下表面所在的平面上的投影至少部分重合；栅介质层的底部转角处包括第一区域，外侧壁位于第一区域内的部分与第一电场屏蔽结构之间不接触，外底壁位于第一区域内的部分在半导体材料层的下表面所在的平面上的投影落入第二电场屏蔽结构在半导体材料层的下表面所在的平面上的投影的范围内。如此，实现了对栅介质层底部的保护，同时尽可能降低对器件导通电阻的影响。
沟槽晶体管及其制备方法

[发明专利]碳化硅MOS器件及其制造方法-CN202211524494.4在审
发明人： 徐承福;王云飞;罗顶;韩玉亮 -专利权人：中芯越州集成电路制造（绍兴）有限公司
申请日： 2022-11-30 - 公布日： 2023-04-21 - 主分类号： H01L29/78 文献下载
摘要：本发明提供了一种碳化硅MOS器件及其制造方法，沟槽型栅极结构的第二侧的晶面迁移率高于沟槽型栅极结构的第一侧的晶面迁移率，与此相对应的，第二阱区的深度较第一阱区的深度深和/或第二阱区的掺杂浓度较第一阱区的掺杂浓度浓，所述第二阱区位于所述沟槽型栅极结构的第二侧的所述碳化硅外延层中，所述第一阱区位于所述沟槽型栅极结构的第一侧的所述碳化硅外延层中。由此，能够平衡所述沟槽型栅极结构两侧的晶面迁移率差异引起的栅极开启的一致性差异，从而提高了栅极开启的一致性，进而提高了碳化硅MOS器件的性能与可靠性。
碳化硅 mos 器件及其制造方法

[发明专利]一种沟槽型功率器件结构及其制作方法-CN202211434683.2在审
发明人：安秋爽;徐承福;罗顶 -专利权人：绍兴中芯集成电路制造股份有限公司
申请日： 2022-11-16 - 公布日： 2023-04-04 - 主分类号： H01L21/336 文献下载
摘要：本发明公开了一种沟槽型功率器件结构及其制作方法，所述方法包括：提供半导体衬底；在半导体衬底上形成具有第一导电类型的外延层；在外延层中形成沟槽；对沟槽的底部执行第一离子注入，注入具有第二导电类型的离子，以在沟槽的底部下方的外延层中形成第二导电类型掺杂区；对沟槽的底部执行第二离子注入，注入具有第一导电类型的离子，以在沟槽的底部下方的外延层中形成第一导电类型掺杂区；其中，第二导电类型掺杂区的深度大于第一导电类型掺杂区的深度，第一导电类型掺杂区用于隔离第二导电类型掺杂区与沟槽。根据本发明提供的沟槽型功率器件结构及其制作方法，通过第一导电类型掺杂区将第二导电类型掺杂区与沟槽隔离，进而提高了沟槽型功率器件结构的耐压。
一种沟槽功率器件结构及其制作方法

[发明专利]半导体结构及其制备方法-CN202210668497.9有效
发明人：王云飞;徐承福;罗顶;韩玉亮 -专利权人：绍兴中芯集成电路制造股份有限公司
申请日： 2022-06-14 - 公布日： 2022-11-04 - 主分类号： H01L29/06 文献下载
摘要：本发明涉及一种半导体结构及其制备方法，半导体结构包括：第一导电类型的基底；第一导电类型的外延结构，位于第一导电类型的基底的上表面；第二导电类型的屏蔽结构，位于第一导电类型的外延结构相对的两侧；第二导电类型的阱区，位于第一导电类型的外延结构的上表面及第二导电类型的屏蔽结构的上表面；栅极，贯穿第二导电类型的阱区，并延伸至第一导电类型的外延结构内。本发明的半导体结构的栅极不易被击穿，耐压性得到提高，并且结构杂质分布均匀，可以避免离子注入对栅极造成离子损伤。
半导体结构及其制备方法

[发明专利]沟槽型功率MOS器件及其制造方法-CN202210483500.X有效
发明人：周振强;徐承福 -专利权人：绍兴中芯集成电路制造股份有限公司
申请日： 2022-05-06 - 公布日： 2022-08-02 - 主分类号： H01L29/06 文献下载
摘要：本发明提供了一种沟槽型功率MOS器件及其制造方法，在终端区最外侧终端沟槽的外侧的衬底的要求深度中增设至少一个掺杂区，所述掺杂区掺杂有第二导电类型的杂质，且所述掺杂区的净掺杂的导电类型为第一导电类型，能够优化最外侧终端沟槽附近的耗尽宽度和耗尽区边界线的曲率半径，使得耗尽边界线距终端区最外侧终端沟槽的距离足够，改变电场分布，降低碰撞电离率，从而提高了器件终端结构的耐压以及整个器件的可靠性。
沟槽功率 mos 器件及其制造方法

[实用新型]屏蔽栅沟槽型功率MOSFET器件-CN202122478254.2有效
发明人：周振强;徐承福 -专利权人：绍兴中芯集成电路制造股份有限公司
申请日： 2021-10-14 - 公布日： 2022-04-05 - 主分类号： H01L29/78 文献下载
摘要：本实用新型提供一种屏蔽栅沟槽型功率MOSFET器件，包括衬底，衬底上形成有外延层；沟槽，位于外延层内，且沿外延层的厚度方向延伸，沟槽的上部空间设置有多晶硅栅极，下部空间设置有屏蔽栅；第一介质层，位于沟槽的内部，包裹屏蔽栅；其中，屏蔽栅的中间位置对应的第一介质层包括沿沟槽的侧壁依次设置的第一氧化层、氮化层及第二氧化层。本实用新型将屏蔽栅的中间位置对应的第一介质层设置为层叠结构，提高介电常数，增大源漏电容，相同耐压下可耗尽更多的电荷，提高外延层的掺杂浓度，降低了单位面积的导通电阻，节省了芯片面积，对小功率驱动、功率放大应用、中低频开关应用都是非常有利。
屏蔽沟槽功率 mosfet 器件

[实用新型]屏蔽栅功率器件的版图结构-CN202120257022.1有效
发明人：蒋平;徐承福 -专利权人：中芯集成电路制造（绍兴）有限公司
申请日： 2021-01-29 - 公布日： 2021-08-13 - 主分类号： H01L29/78 文献下载
摘要：本实用新型提供一种屏蔽栅功率器件的版图结构，包括元胞区，所述元胞区包括交错设置的第一沟槽和第二沟槽，所述第一沟槽和第二沟槽从横向和纵向两个方向起到屏蔽作用，使导通电阻下降，增强了屏蔽效果，提高了器件的高压耐压能力。进一步的，本实用新型采用交错设置的第一沟槽和第二沟槽的设计，在屏蔽栅功率器件的版图结构中形成封闭式的终端区布局，节省了终端面积，进一步提高BV耐压和降低导通电阻。另外，本实用新型中栅电极电位从元胞区的两侧的栅极区引出，这样布局可以使有源区得到充分的利用，提高有源区的利用率。
屏蔽功率器件版图结构

[发明专利]功率器件的终端结构-CN202110284240.9在审
发明人：周振强;徐承福 -专利权人：中芯集成电路制造（绍兴）有限公司
申请日： 2021-03-17 - 公布日： 2021-04-20 - 主分类号： H01L29/06 文献下载
摘要：本发明提供一种功率器件的终端结构，包括位于衬底上的第一导电类型漂移层，在所述第一导电类型漂移层内设置有位于元胞区外围的终端区，所述终端区包括若干沿平行于所述衬底的表面方向交替分布的第一导电类型的掺杂区及第二导电类型的掺杂区，且部分所述第二导电类型的掺杂区的一端与所述元胞区内的元胞第二导电类型区连接。本发明通过在终端区设置若干个交替分布的第一导电类型掺杂区和第二导电类型掺杂区，并使部分第二导电类型掺杂区与元胞区的元胞第二导电类型区连接，利用“横向”超级结原理，使终端区的横向电场分布均匀，以在提高器件耐压性能的同时减少需要耗尽的终端宽度。
功率器件终端结构

[发明专利]一种绝缘栅双极型晶体管及其形成方法-CN202011082031.8有效
发明人：王珏;陈政;戴银;徐杨;徐承福 -专利权人：中芯集成电路制造（绍兴）有限公司
申请日： 2020-10-12 - 公布日： 2021-01-29 - 主分类号： H01L29/739 文献下载
摘要：本发明提供了一种绝缘栅双极型晶体管及其形成方法。该形成方法中，是在形成第一掺杂类型的集电极区和第二掺杂类型的缓冲区之后，再形成氢掺杂，从而可以避免所形成的氢掺杂区受到其他掺杂区的加工工艺的影响，有利于提高氢掺杂区的制备工艺的控制精度，更易于形成往远离衬底表面的方向离子浓度峰值依次降低的多个氢掺杂分区。此时，基于所形成的缓冲区和浓度分布可精确控制的氢掺杂区，可以使得晶体管器件在关断时能够实现高效率的电场截止，提高晶体管器件的性能。
一种绝缘栅双极型晶体管及其形成方法

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