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[发明专利]控制高速缓存的高速缓存系统和高速缓存控制装置-CN03159416.6无效
发明人：伊藤辉之;奥村直人 -专利权人：株式会社瑞萨科技
申请日： 2003-09-19 - 公布日： 2004-06-09 - 主分类号： G06F12/08 文献下载
摘要：分支预取判定部(17)在收到分支请求信号时，把高速缓存访问模式切换信号设置为“H”电平。这样，高速缓存(100)便在电力消耗高的单周期访问模式下动作。分支预取判定部(17)在收到预取请求信号时，把高速缓存访问模式切换信号设置为“L”电平。这样，高速缓存(100)便在电力消耗低的双周期访问模式下动作。
控制高速缓存系统装置

[发明专利]包含具有适合于与逻辑电路混装的结构的存储器的存储器集成电路装置-CN96180420.3无效
发明人：大谷顺;山崎彰;奥村直人;樋口崇 -专利权人：三菱电机株式会社
申请日： 1996-10-28 - 公布日： 2004-01-21 - 主分类号： G11C11/407 文献下载
摘要：寄存器(20、22；20、22、30、32)沿着动态随机存取存储单元阵列(1)的4边的至少相对的2边配置。这些寄存器，通过用于存储单元阵列的内部数据传送的内部数据总线(GIO0-GIO127；GIO0-GIOn；SGIO0-SGIOn)相互连接。沿相对的2边配置的寄存器(20、22；20、22、30、32)的至少1个(20；20、30)，与外部数据总线连接，其余寄存器(22；22、32)通过内部数据总线与内部电路连接。对与外部电路连接的寄存器(20)，设置根据外部控制信号控制动作的外部控制器(62)，对与内部电路连接的寄存器(22)，设置根据来自内部电路的控制信号控制动作的内部控制器(72)。仅当外部电路和内部电路对存储单元阵列(1)的同一地址的存储单元的数据进行读出时，允许外部电路和内部电路同时访问存储单元阵列。
包含具有适合于逻辑电路结构存储器集成电路装置

[发明专利]微处理器-CN97112951.7无效
发明人：樋口崇;奥村直人;坪田秀夫 -专利权人：三菱电机株式会社
申请日： 1997-06-09 - 公布日： 2003-12-24 - 主分类号： G06F17/00 文献下载
摘要：一种微处理器，目的在于节省半导体芯片的面积。CPU根据来自控制装置2的控制信号，有选择地执行正常处理方式和调试处理方式。存储单元阵列21在正常处理方式下被访问，存储单元阵列22在调试处理方式下被访问。读出放大器31和位线24在存储单元阵列21、22之间共用。因此能缓和与备有存储单元阵列21、22二者相伴随的半导体芯片面积的增大。
微处理器

[发明专利]集成电路装置-CN98121440.1无效
发明人： 奥村直人 -专利权人：三菱电机株式会社
申请日： 1998-10-30 - 公布日： 2003-12-10 - 主分类号： H03K19/00 文献下载
摘要：一种在断电方式中能有效地断开电源的集成电路装置，它连接在第一(接地)电源(20)、供给正常电力的第二电源(19)及断电时停止供电的第三电源(18)上，有控制电路(ND2、IV2、ND1、IV1、NR1)、以及由P沟道晶体管(26)及N沟道晶体管(27)构成的CMOS型三态驱动电路(28)。能可靠地防止从CMOS型三态驱动电路和输出端共同连接的另一CMOS型三态驱动电路流出的电流作为泄漏电流流入P沟道晶体管。
集成电路装置