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[实用新型]记忆体装置-CN202321015078.1有效
发明人： 刘相玮 -专利权人：台湾积体电路制造股份有限公司
申请日： 2023-04-28 - 公布日： 2023-09-01 - 主分类号： H10B20/25 文献下载
摘要：一种记忆体装置包括第一记忆体单元，此第一记忆体单元包括串行地彼此电性耦接的第一晶体管及第一反熔丝结构。第一晶体管包括跨主动区域延伸的第一栅极结构、在主动区域的第一部分中设置的第一源极/漏极结构、及在主动区域的第二部分中设置的第二源极/漏极结构。第一反熔丝结构包括电性耦接到第一源极/漏极结构的第一电极、在第一虚拟栅极结构上方设置的第二电极、及横向插入第一电极与第二电极之间的第一绝缘体。
记忆体装置

[实用新型]集成电路装置以及记忆体阵列-CN202221594171.8有效
发明人： 刘相玮 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-06-23 - 公布日： 2022-09-30 - 主分类号： H01L27/112 文献下载
摘要：一种集成电路(integrated circuit，IC)装置以及记忆体阵列，集成电路装置包含晶体管及金属熔丝结构，金属熔丝结构包含电连接至晶体管的金属熔丝及与金属熔丝平行且在第一方向上与金属熔丝的第一部分相邻的第一金属线。第一部分具有第一宽度，且金属熔丝包含具有大于第一宽度的第二宽度的第二部分及在第一部分与第二部分之间且与第一金属线的第一端对准的第一轮廓。
集成电路装置以及记忆体阵列

[发明专利]集成电路装置及其制造方法及位元单元阵列-CN202210107828.1在审
发明人： 刘相玮;杨詠傑;杨耀仁 -专利权人：台湾积体电路制造股份有限公司
申请日： 2022-01-28 - 公布日： 2022-08-30 - 主分类号： H01L27/112 文献下载
摘要：一种集成电路装置及其制造方法及位元单元阵列，集成电路(integrated circuit，IC)装置包括晶体管及可程序化结构区域。晶体管区域包括用以接收参考电压的源极结构、漏极结构的第一部分、及在源极结构与漏极结构的第一部分之间定位并且用以接收启用信号的栅电极。可程序化结构区域包括漏极结构的第二部分、用以接收操作电压的第一信号线、第二信号线、在第一信号线下面并且电性连接到第一信号线的栅极通孔、及在漏极结构的第二部分与第二信号线之间定位并且电性连接到漏极结构的第二部分及第二信号线的漏极通孔。第一信号线包括栅极通孔位置的部分及第二信号线包括漏极通孔位置的部分在IC装置的相同金属层中平行定位。
集成电路装置及其制造方法位元单元阵列

[发明专利]具互连结构的半导体装置与其制作方法-CN201710623649.2有效
发明人：杨岱宜;朱韦臻;刘相玮;眭晓林;苏莉玲;吴永旭 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-07-27 - 公布日： 2021-12-10 - 主分类号： H01L21/768 文献下载
摘要：一种具互连结构的半导体装置的制作方法。光微影上覆误差为导致低晶圆产量的图案化缺陷的一来源。本文揭露一种使用具有自对准互连件的图案化光微影/蚀刻制程的互连件形成制程。此互连形成制程尤其改良光微影上覆(OVL)边际，因为对准是在较宽图案上完成。此外，此图案化光微影/蚀刻制程支持多金属间隙填充及具有空穴的低介电常数介电质形成。
互连结构半导体装置与其制作方法

[发明专利]集成电路二维形成互连及形成半导体结构的方法及其装置-CN201710395335.1有效
发明人：吴佳典;刘相玮;杨岱宜;朱韦臻 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-05-27 - 公布日： 2021-07-20 - 主分类号： H01L23/522 文献下载
摘要：本揭露揭示了集成电路以二维(two‑dimensional；2‑D)与一维(one‑dimensional；1‑D)图案布局互连。本揭露提供经由y方向上的二维互连来连接在一维图案布局的x方向上的偶数线或奇数线的方法。根据装置设计需要，二维互连可垂直于或不垂直于偶数线或奇数线。相比于在一维图案化制程中使用的常规自动对准多图案化(self‑aligned multiple patterning；SAMP)制程，提供了二维图案化的自由度。本文描述的二维图案化提供了与x及y两者方向上的临界尺寸匹配的线宽。在一维线之间或在二维互连与一维线的尾端之间的间距可保持为常数及最小值。
集成电路二维形成互连半导体结构方法及其装置

[发明专利]一种形成半导体器件的方法-CN201810191726.6有效
发明人： 刘相玮;吴佳典;朱韦臻 -专利权人：台湾积体电路制造股份有限公司
申请日： 2018-03-08 - 公布日： 2021-06-15 - 主分类号： H01L21/48 文献下载
摘要：一种方法，包括在目标层上方形成硬掩模；对硬掩模的第一部分实施处理以形成处理部分，未处理的硬掩模的第二部分作为未处理部分。方法还包括对硬掩模的处理部分和未处理部分进行蚀刻，其中，未处理部分由于蚀刻被去除，并且处理部分在蚀刻之后保留。蚀刻位于硬掩模下方的层，其中，硬掩模的处理部分在蚀刻中用作蚀刻掩模的一部分。本发明实施例涉及一种形成半导体器件的方法。
一种形成半导体器件方法

[发明专利]集成电路装置的形成方法-CN202010207023.5在审
发明人：黄心岩;李劭宽;李承晋;刘相玮;杨岱宜;吴佳典;陈海清;眭晓林 -专利权人：台湾积体电路制造股份有限公司
申请日： 2020-03-23 - 公布日： 2020-12-29 - 主分类号： H01L21/768 文献下载
摘要：提供集成电路装置及其形成方法。根据本发明实施例，此方法包括：提供一工件，包括位于一介电层中的一第一金属部件以及位于此第一金属部件上的一盖层；选择性地沉积一阻挡层于此盖层上；沉积一蚀刻停止层于此工件上；移除此阻挡层；以及沉积一第二金属部件于此工件上，使此第一金属部件电性耦合至此第二金属部件。此阻挡层防止此蚀刻停止层沉积于此盖层上。
集成电路装置形成方法

[发明专利]半导体器件及其制造方法-CN201710695413.X有效
发明人：吴佳典;刘相玮;朱韦臻 -专利权人：台湾积体电路制造股份有限公司
申请日： 2017-08-15 - 公布日： 2020-06-26 - 主分类号： H01L23/528 文献下载
摘要：半导体器件的第一金属层包括每个都沿着第一轴延伸的多条第一金属线，和沿着第一轴延伸的第一导轨结构。第一导轨结构与第一金属线物理分离。第二金属层位于第一金属层上方。第二金属层包括每条都沿着与第一轴正交的第二轴延伸的多条第二金属线，和沿着第一轴延伸的第二导轨结构。第二导轨结构与第二金属线物理分离。第二导轨结构直接位于第一导轨结构上方。多个通孔位于第一金属层和第二金属层之间。通孔的子集将第一导轨结构电互连至第二导轨结构。本发明的实施例还涉及半导体器件及其制造方法。
半导体器件及其制造方法

[发明专利]导电元件结构和方法-CN201410488038.8有效
发明人：杨岱宜;刘相玮;吴佳典;李香寰;林天禄 -专利权人：台湾积体电路制造股份有限公司
申请日： 2014-09-22 - 公布日： 2018-12-21 - 主分类号： H01L21/3105 文献下载
摘要：本发明公开了导电元件结构及其制造方法。在一些实施例中，在绝缘层中形成导电元件的方法包括：在绝缘层上方所设置的金属层中形成凹槽；在凹槽的侧壁上选择性地形成金属衬里；以及将金属层和金属衬里用作掩模，在绝缘层中蚀刻通孔。
导电元件结构方法

[发明专利]用于先进互连应用的混合铜结构-CN201410768913.8有效
发明人： 刘相玮;杨岱宜;庄正吉;林天禄 -专利权人：台湾积体电路制造股份有限公司
申请日： 2014-12-15 - 公布日： 2018-05-25 - 主分类号： H01L23/528 文献下载
摘要：本发明涉及形成BEOL金属化层的方法和相关联的装置，该方法使用不同的导电材料(例如，金属)来填充层间介电层中的不同尺寸的开口。在一些实施例中，本发明涉及集成芯片，集成芯片具有设置在第一BEOL金属化层内并且包括第一导电材料的第一多个金属互连结构。集成芯片还具有在第一BEOL金属化层内的与第一多个金属互连结构横向分离的位置处设置的第二多个金属互连结构。第二多个金属互连结构具有与第一导电材料不同的第二导电材料。通过使用不同的导电材料在同一BEOL金属化层内形成不同的金属互连结构，可以缓解窄BEOL金属互连结构中的间隙填充问题，从而提高集成芯片的可靠性。
金属互连结构导电材料集成芯片金属化层方法使用横向分离间隙填充混合铜介电层填充层位置处互连开口关联金属缓解应用

[发明专利]金属线结构和方法-CN201410807978.9有效
发明人：高祥伦;刘相玮;杨岱宜;陈建华;廖御杰;王永智;林天禄 -专利权人：台湾积体电路制造股份有限公司
申请日： 2014-12-22 - 公布日： 2018-05-25 - 主分类号： H01L23/522 文献下载
摘要：本发明提供了一种器件，包括位于衬底上方的金属化层中的第一圆形金属线、位于金属化层中的第二圆形金属线、位于第一圆形金属线和第二圆形金属线的侧壁之间的第一气隙、位于金属化层中的第一金属线，其中，第一金属线的顶面高于第二圆形金属线的顶面，并且第一金属线的底面与第二圆形金属线的底面基本齐平，以及位于第二圆形金属线和第一金属线的侧壁之间的第二气隙。本发明还提供了形成金属线的方法。
圆形金属线金属线金属化层侧壁底面顶面气隙金属线结构基本齐平衬底

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