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- [发明专利]半导体装置-CN201810895152.0有效
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筑山慧至;小柳胜;伊东干彦;河崎一茂
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铠侠股份有限公司
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2018-08-08
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2023-09-19
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H01L23/522
- 实施方式提供一种能够实现高速信号收发的半导体装置。半导体装置具备：基底部件；以及多个半导体芯片，积层在基底部件上，且经由连接部件相互电连接；多个半导体芯片中的第1半导体芯片包含：半导体衬底，具有元件面及其相反侧的背面；功能层，设置在元件面上；以及多个贯通电极，在半导体衬底中从背面延伸到元件面，电连接于功能层；第1半导体芯片经由连接于多个贯通电极的连接部件而电连接于多个半导体芯片中相邻的第2半导体芯片；功能层包含：第1接触垫；以及第2接触垫，位于多个半导体芯片的积层方向上的半导体衬底与第1接触垫之间的层级；多个贯通电极包含：第1贯通电极，连接于第1接触垫；以及第2贯通电极，连接于第2接触垫。
- 半导体装置
- [发明专利]半导体装置-CN201810895900.5有效
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筑山慧至;小柳胜;伊东干彦;河崎一茂
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铠侠股份有限公司
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2018-08-08
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2023-07-18
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H10B80/00
- 本发明提供一种半导体装置。实施方式的半导体装置包含：基底部件；积层体，配置于基底部件上，且包含在与基底部件的上表面交叉的方向上积层的多个半导体芯片、及与多个半导体芯片相连的公共端子；第1导体，设置在积层体上；第2导体，设置在基底部件的上表面；及连接导体，将第1导体与第2导体连接；且多个半导体芯片具有配置着功能元件的元件面、及与元件面为相反侧的背面，分别包含从背面到达元件面的贯通电极，公共端子包含多个半导体芯片的贯通电极，且具有位于积层体的上表面的上端、及位于积层体的下表面的下端，第1导体连接于公共端子的上端，第2导体经由连接导体而连接于第1导体，并且电连接于公共端子的下端。
- 半导体装置
- [发明专利]存储装置-CN201780055728.6有效
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伊东干彦;小柳胜;中谷真史;奥野晋也;长坂繁辉;吉原正浩;梅泽明;筑山慧至;河崎一茂
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铠侠股份有限公司
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2017-03-23
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2023-05-12
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H01L27/10
- 实施方式的存储装置包含：第1存储芯片，包含第1电路、第1及第2端子；第2存储芯片，包含第2电路及第3端子；及接口芯片，包含第1及第2电压产生电路。所述第2存储芯片设置在所述第1存储芯片上方，所述接口芯片设置在所述第1存储芯片下方。所述第1端子的第1端部连接到所述第1电路，所述第1端子的第2端部连接到所述第1电压产生电路。所述第2端子的第3端部连接到所述第3端子，所述第2端子的第4端部连接到所述第2电压产生电路。所述第3端子的第5端部连接到所述第2电路，所述第3端子的第6端部经由所述第2端子连接到所述第2电压产生电路。在相对于所述第1存储芯片的表面垂直的方向上，所述第3端部不与所述第4端部重叠，所述第3端部与所述第6端部重叠。
- 存储装置
- [发明专利]半导体存储装置-CN201810149806.5有效
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白石圭;小柳胜;伊东干彦;平嶋康伯
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铠侠股份有限公司
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2018-02-13
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2022-12-13
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G11C16/22
- 实施方式提供一种能够降低在接通电源时流通的贯通电流的半导体存储装置。一实施方式的半导体存储装置的电源保护电路包含：第1晶体管，包含电连接于第1焊垫的第1端、及电连接于第1节点的第2端；第2晶体管，包含电连接于第2焊垫的第1端、及电连接于第1节点的第2端；第3晶体管，包含电连接于被供给与第1焊垫不同的电压的第2焊垫的第1端、电连接于第1节点的第2端、及电连接于第2节点的栅极，且具有与第2晶体管不同的尺寸；第4晶体管，包含电连接于第1焊垫的第1端、电连接于第2节点的第2端、及电连接于第1节点的栅极；以及第5晶体管，包含电连接于第2焊垫的第1端、电连接于第2节点的第2端、及电连接于第1节点的栅极。
- 半导体存储装置
- [发明专利]半导体装置-CN201710711611.0有效
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河崎一茂;伊东干彦;小柳胜
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东芝存储器株式会社
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2017-08-18
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2021-12-07
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H01L25/065
- 本发明的实施方式提供一种能够缩短贯通电极与外部端子之间的布线长度的半导体装置。根据本发明的一实施方式，具备第1芯片、第2芯片及衬底。第1芯片设置着贯通电极。第2芯片配置着与所述贯通电极电连接的第1端子。衬底是在第1面配置着电连接于所述1端子的第2端子。当自相对于所述衬底的第1面垂直的方向观察时，所述第1端子配置在较所述第2端子更靠内侧，且所述贯通电极配置在较所述第1端子更靠内侧。所述第1端子具备多个第1输入输出端子。所述第2端子具备多个第2输入输出端子。所述第1输入输出端子及所述第2输入输出端子中能够输入数据及时钟中的至少任1个。
- 半导体装置
- [发明专利]半导体装置-CN202110411837.5在审
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伊东干彦;小柳胜
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东芝存储器株式会社
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2017-03-08
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2021-06-22
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G11C16/10
- 本发明的实施方式提供一种能够提高动作可靠性的半导体装置。实施方式的半导体装置具有：用于第1通道的多个第1输入输出电路；多个第1输入输出垫，与多个第1输入输出电路分别对应；用于第1通道的多个第2输入输出电路；多个第2输入输出垫，与多个第2输入输出电路分别对应；及输入电路，配置于多个第1输入输出垫的行与多个第2输入输出垫的行之间，进行将来自多个第1输入输出电路及多个第2输入输出电路的数据向存储器的输入。于存储器中，基于输入的时钟信号的上升及下降，取得从多个第1输入输出垫及多个第2输入输出垫向存储器输入的数据。
- 半导体装置
- [发明专利]半导体装置-CN201710134242.3有效
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伊东干彦;小柳胜
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东芝存储器株式会社
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2017-03-08
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2021-05-07
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G11C16/10
- 本发明的实施方式提供一种能够提高动作可靠性的半导体装置。实施方式的半导体装置具有：用于第1通道的多个第1输入输出电路；多个第1输入输出垫，与多个第1输入输出电路分别对应；用于第1通道的多个第2输入输出电路；多个第2输入输出垫，与多个第2输入输出电路分别对应；及输入电路，配置于多个第1输入输出垫的行与多个第2输入输出垫的行之间，进行将来自多个第1输入输出电路及多个第2输入输出电路的数据向存储器的输入。于存储器中，基于输入的时钟信号的上升及下降，取得从多个第1输入输出垫及多个第2输入输出垫向存储器输入的数据。
- 半导体装置
- [发明专利]存储装置-CN201480081761.2有效
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伊东干彦;小柳胜;林真太郎
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东芝存储器株式会社
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2014-09-12
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2019-03-12
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G11C5/00
- 根据一个实施方式，提供一种具有控制芯片与多个存储器芯片的存储装置。多个存储器芯片积层在控制芯片之上。控制芯片具有输入缓冲器。输入缓冲器电连接在外部端子。输入缓冲器对于控制芯片及多个存储器芯片共通化。在外部端子与多个存储器芯片之间，设有第一传输路径与第二传输路径。第一传输路径是经由输入缓冲器的传输路径。第二传输路径是不经由输入缓冲器的传输路径。控制芯片在第一模式下，对输入缓冲器赋能而激活第一传输路径。控制芯片在第二模式下，使输入缓冲器失能而激活第二传输路径。
- 存储装置
- [发明专利]输入电路-CN201210070978.6有效
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小柳胜;伊东干彦
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株式会社东芝
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2012-03-16
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2012-10-17
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H03K19/0175
- 公开一种输入电路。其中，第1输入电路，检测输入信号并输出与输入信号同相的第1输出信号。第2输入电路，检测第1选通信号并输出第2输出信号。第3输入电路，检测将第1选通信号反向的第2选通信号并输出第3输出信号。数据锁存电路，包含第1锁存电路及第2锁存电路，基于第1输出信号、第2输出信号及第3输出信号，在第1锁存电路或第2锁存电路的任意一方锁存第1输出信号，容许向另一方的第1输出信号的输入。
- 输入电路
- [发明专利]半导体装置和存储卡-CN201110159556.1无效
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儿玉亲亮;伊东干彦
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株式会社东芝
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2007-12-27
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2011-11-02
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H01L25/065
- 本发明提供一种半导体装置和具有该半导体装置的存储卡，半导体装置包括：封装衬底；第一至第四半导体芯片，具有长方形的上表面，依次层叠在封装衬底上，第一和第三半导体芯片分别具有仅沿一个短边设置的多个第一和第三焊盘，第二和第四半导体芯片分别具有仅沿一个短边设置的多个第二和第四焊盘，使由第二以及第四半导体芯片的长边和未设置多个第二焊盘的短边形成的顶点与由第一以及第三半导体芯片的长边和未设置多个第一焊盘的短边形成的顶点上下重合、且使第一以及第三半导体芯片的长边与第二以及第四半导体芯片的长边交叉地重叠，覆盖第一焊盘地在第二半导体芯片上层叠第三半导体芯片，覆盖第二焊盘地在第三半导体芯片上层叠第四半导体芯片。
- 半导体装置存储
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