[发明专利]零功率高速配置存储器

权利要求书

1.一种存储器件(100)，其特征在于包含：

用于输出比特数据流的单个数据位置指示器；

用于接收时钟脉冲的时钟位置指示器；

组织为多个N比特数据的的存储器阵列(20)，它包含译码器(60，62)用于提供对存储器阵列内存储器位置的访问；

在每第N个时钟脉冲时访问存储器位置的装置(32，40，60)；

并联耦合的检测电路(66)，用来检测所访问存储器位置的N个比特；

使检测电路在一段足以检测存储器位置N个比特的时间内处于使能状态的装置(64)；

N比特数据寄存器(42)，被耦合用来从检测电路接收N个比特，数据寄存器包括在每个时钟脉冲将一个比特移出的装置；

将来自检测电路的N个比特加载入数据寄存器以响应将第N个比特移出数据寄存器的装置(36)；

在加电周期内将数据预先加载入数据寄存器的装置(34，44)；

据此，存储器的数据在将寄存器装置内所包含的先前被访问的存储数据的N个比特被移出的同时被访问和检测，存储器访问/检测操作和数据输出操作以流水线方式进行从而使比特流的比特率独立于检测电路的运行速度。

2.如权利要求1所述的存储器件，其特征在于进一步包含高速缓存寄存器(44)和装置(48，44n)，用于在加电序列期间将数据加载入高速缓存寄存器，还包含在  复位序列期间将数据从高速缓存寄存器转移至数据寄存器的装置。

3.如权利要求1所述的存储器件，其特征在于检测电路包含N个检测放大器。

4.如权利要求1所述的存储器件，其特征在于访问装置包含除以N电路(60)，耦合除以N电路以接收时钟脉冲使每N个时钟产生一个脉冲。

5.如权利要求4所述的存储器件，其特征在于访问装置包含与除以N电路耦合的地址计数器(40)以产生连续的存储器地址序列，计数器与译码器(60，62)耦合以产生由连续存储器位置序列组成的比特流。

6.如权利要求5所述的存储器件，其特征在于地址计数器包含将初始地址加载入计数器的装置，从而使比特流可以从存储器阵列的任意位置开始。

7.如权利要求1所述的存储器件，其特征在于访问装置包含用于从存储器件外部源接收存储器地址的装置，该接收装置与译码器耦合以产生由任意存储器位置序列组成的比特流。

8.如权利要求1所述的存储器件，其特征在于使检测放大器处于短暂使能状态的装置(64)包含触发器电路(303)以产生使能脉冲从而响应访问存储器位置的装置，还包含耦合的时序电路(304)，在检测存储器位置N个比特所需时间间隔之后产生消除使能状态的脉冲。

9.如权利要求8所述的存储器件，其特征在于触发器电路包含延迟电路(302，306)以在访问存储器位置之后产生使能脉冲。

10.如权利要求1所述的存储器件，其特征在于N为2的幂次方。

11.如权利要求10所述的存储器件，其特征在于N为8。

12.如权利要求10所述的存储器件，其特征在于N为16。

13.一种在存储器件中以每时钟信号周期一个比特的速率输出存储器阵列内数据的方法，其特征在于包含以下步骤：

在加电序列期间将来自存储器阵列的第一数据加载入数据寄存器；

与时钟信号同步地串行移出数据寄存器内的数据从而产生串行比特流；

在移出数据寄存器内数据最后一个比特之前读取存储器阵列内下一数据并将下一数据的各比特以并行方式加载入数据寄存器；以及

对存储器阵列内其它数据重复移出和访问的步骤；

因此一旦将数据寄存器内数据的最后一个比特移出下一数据就准备串行移出，从而使得比特流的速率不受制于从存储器读取数据的时间而是等于时钟信号周期。

14.如权利要求13所述的方法，其特征在于进一步包含在加电序列期间将第一数据加载入高速缓存寄存器并在复位序列期间将高速缓存寄存器内的数据加载入数据寄存器。