[发明专利]具有与电源无关的低功耗位线电压箝位的存储器

说明书

技术领域

本发明一般地涉及易失性存储器(即，EPROM、G²PROM、PLASH)，本发明尤其涉及用于位线的箝压电路。

背景技术

易失性存储器，诸如EPROM、E²PROM、和PLASH，将浮栅晶体管用作存储装置元件。图4示出对典型的现有技术的存储装置100的一般表示，它由一种通过行和列选择线(RWO₁-ROW_n，COL₁-COL_m)寻址的存储单元阵列110构成。读出放大器160通过将在读出节点131检测到的数据信号和由基准单元1 50提供的基准信号相比较，检测选出的存储单元的数据状态。读出放大器的第一输入端161接收基准单元150的基准信号。在读出放大器160的第二输入端162检测存储单元数据。通过结合一负载电路132检测数据，所述负载电路132通过偏置电路130与位线135隔离。电路130和132检测在检测节点133选出的存储单元的数据状态，并在读出节点131产生偏置电位，该电位由读出放大器160读出。

通过对行和列选择线加电选出存储单元。选出的未被编程的存储单元将是导电的，结果读出节点131将被驱动至接地，使读出放大器160产生第一信号。相反地，选出的被编程的存储单元将是不导电的，结果在读出节点131处发生电荷的积累，导致一电势，该电势由读出放大器检测到，以产生第二输出信号。

已知众多负载电路132和偏置电路130的方案。例如图5描述了一个负载和检测电路的例子，这揭示在第4,799,195号美国专利申请中。显示负载电路132’由N沟道MOS晶体管(NMOS)202构成，该晶体管具有耦合到V_cc的漏极和栅极以及耦合到读出节点131的源极。偏置电路130’由NMOS晶体管对210、212，一对反相器214、216，以及NMOS选通晶体管218构成。每一个晶体管210、212都与其设置在V_cc和检测节点133之间的漏极源极路径耦合，以检测选出的存储单元110’的数据状态。反相器214、216分别连接在选出的存储单元和晶体管210和212的栅极之间。每一个反相器都将来自选出的存储单元110’的信号反相，它们在检测节点133被读出。栅极晶体管218耦合在检测节点和读出节点131之间。

在图6中，第4,916,665号美国专利申请中揭示的电路包括检测电路130’和各种负载电路132a’-132c’。负载电路132a’包括NMOS器件，该器件具有耦合到V_cc的漏极和栅极以及耦合到读出节点131的源极。另一方面，负载电路132b’包括P沟道(PMOS)器件，该器件具有耦合到V_cc的源极，耦合到地的栅极，和耦合到读出节点131的漏极。负载电路132c’包括PMOS器件，其中V_cc耦合到源极和其衬底，栅极和漏极耦合到读出节点131。检测电路130’由具有耦合到检测节点133的源极和接收V_cc的漏极的NMOS晶体管310构成。栅极晶体管312被串联地插入在检测节点133和读出节点131之间。晶体管310、312由恒定的电压偏置，其中由晶体管链314、316和318构成的偏置电路提供该电压。

第5,197,028号美国专利申请揭示了负载和检测电路132′、130′，如图7中所示。检测电路130′包括芯片启用晶体管402、404。晶体管对406a、406b和408a、408b每一个都包括反相器。选通晶体管412连接在检测节点133和读出节点131之间。反相器输入耦合到检测节点。反相器406a、406b的输出端耦合到NMOS晶体管410的栅极，而反相器408a、408b的输出端耦合到选通晶体管412的栅极。PMOS负载晶体管414在其源极接收V_cc，并且在其漏极和栅极耦合到读出节点131。

如图8中所示，第5,559,737号美国专利中揭示了检测电路130′，它具有在V_cc和检测节点133之间耦合的NMOS位线充电晶体管502。NMOS选通晶体管504被耦合在检测节点和读出节点131之间。两个晶体管通常都由示为偏置电路506的电路偏置。负载电路132′由PMOS晶体管508构成。