[发明专利]开路位线之间具有共用读出放大器的半导体存储装置

说明书

本发明涉及一种半导体存储装置，特别是在多个开路位线对之间具有共用读出放大器的半导体存储装置。

数据位存储在存储单元内，并且从存储单元内有选择地读出。读出数据位通过位线传送给读出放大器，而每个读出放大器通过差动放大确定在相关位线上的逻辑电平。这样，位线和读出放大器是半导体存储器装置的独立的部件。

半导体装置制造者一直在增加存储单元阵列的容量。扩大存储容量的途径之一就是减少电路元件。相应地，位线之间变近。然而，如果位线之间太近，相邻位线之间的串音就变的非常严重，并且在狭窄的区域内将很难安排读出放大器。因此，提出在多个位线对之间共用每个读出放大器。在多个位线对上的数据位以分时的方式提供给相应的读出放大器，写入数据位和读出数据位在多个位线对及相应的读出放大器之间传送。半导体装置制造者可以减小读出放大器，增加位线对并相应地增加存储单元阵列。因为字线和位线之间的所有交叉点都可以用作存储单元，所以开路位线设计也有助于提高存储容量。

然而，已有技术的具有共用读出放大器和开路位线设计的半导体动态随机存取存储装置存在严重的串音。具体地，附图1给出了已有技术的半导体动态随机存取存储装置。

已有技术的半导体动态随机存取存储装置包括一个分为两个存储单元子阵列1a/1b的存储单元列阵，并且动态存储单元按行和列排列从而构成存储单元子阵列1a/1b。在图1中小圆圈代表动态存储单元，一行动态存储单元被标以CL0，CL1，CL2，CL3，CL4，CL5，CL6和CL7。位线BL0至BL7分别与位线CBL0至CBL7成对，而位线对BL0/CBL0至BL7/CBL7分别与动态存储单元列相应。字线WL1，WL2，...WLn和WLn+1分别与动态存储单元的行相连，并且有选择地改变活动电平以使相应的动态存储单元与位线对BL0/CBL0至BL7/CBL7电连接。位线BL0-BL7/CBL-CBL7靠的很近以至于不能忽略相邻位线之间的寄生电容Cbb。

已有技术的半导体动态随机存取存储装置还包括读出放大器SA1/SA2及连接于读出放大器SA1/SA2和两个存储单元子阵列1a/1b之间的传输门TG0至TG15。读出放大器SA1/SA2分别与位线对BL0/CBL0至BL3/CBL3和BL4/CBL4至BL7/CBL7相应，并增加相应位线对上的电位差的大小。传输门TG0至TG3和TG4至TG7分别与传输门TG8至TG11和TG12至TG15配合，而传输门对TG0/TG8，TG1/TG9，TG2/TG10和TG3/TG11与其他传输门对TG4/TG12，TG5/TG13，TG6/TG14和TG7/TG15分别连接到读出放大器SA1和放大器SA2上。传输门TG0至TG15由四条控制线TGS0，TGS1，TGS2和TGS3有选择地选通。在这种情况下，控制线TGS0，TGS1，TGS2和TGS3分别连接于传输门TG0/TG8/TG4/TG12，TG1/TG9/TG5/TG13，TG2/TG10/TG6/TG14和TG3/TG11/TG7/TG15。

进一步，参照图2在假设存储单元CL0/CL2/CL4和存储单元CL1/CL3/CL5/CL6/CL7存储“1”逻辑电平数据位和“0”逻辑电平数据位的情况下对已有技术的半导体动态随机存取存储装置的性能进行描述。逻辑“1”数据位将相应位线变为高电平，而逻辑“0”数据位使相应的位线电平下降。位线对在预充电平Vpc上已经进行了均衡。在时间t0字线WL0开始上升，而动态存储单元CL0至CL7分别与相应的位线BL0至BL7电连接。在时间t1，存储在存储单元CL0/CL2/CL4的数据位使相应的位线BL0/BL2/BL4上升，而存储在存储单元CL1/CL3/CL5/CL6/CL7的数据位使相应位线BL1/BL3/BL5/BL6/BL7下降。位线CBL0-CBL7保持在预充电平Vpc，而在位线BL0-BL7和CBL0-CBL7之间分别产生电位差ΔV。电位差ΔV代表读出数据位。