[发明专利]半导体器件及其制造方法

说明书

本发明涉及半导体器件及其制造方法，特别涉及使用SRAM(静态随机存取存储器，Static Random Aceess Memory)的双极晶体管结构的改善。

图68是现有SRAM(静态随机存取存储器)的电路图，由存取晶体管Q1和Q2、激励晶体管Q3和Q4、以及负载电阻Q5和Q6构成预定的触发电路。

其中，参照图69说明现有SRAM存储单元的稳定性。在现有的SRAM存储单元中，设定SRAM存储单元的稳定性，以满足以下关系。

在表示SRAM存储单元稳定性的指标中，一般采用S.N.M.(静态噪声容限)。S.N.M.越大，就越能够稳定地保持存储单元的数据。此外，用“激励晶体管的电流值/存取晶体管的电流值”表示的β系数越大，S.N.M.也越大，一般来说，把其设定在3以上。

但是，在现有的SRAM存储单元中，即使实现了上述的稳定性，但如果电源电压变为低电压，那么由于激励晶体管的Vth(阈值电压)高于存取晶体管的Vth，所以激励晶体管电流值的下降比存取晶体管电流值的下降大，使β系数降低。其结果，例如在电源电压2.0V下，没有S.N.M.，产生可能使作为SRAM的动作不能进行的问题。

因此，本发明的目的在于提供在电源电压变为低电压的情况下，也能够实现使存储单元数据保持稳定的半导体器件及其制造方法。

在按照本发明的半导体器件的一个方案中，配有：第一导电型的半导体基片；从所述半导体基片的主表面至第一深度位置形成的第二导电型的集电区；从所述半导体基片的主表面至比所述第一深度浅的第二深度位置形成第一导电型的基区；和包括第一杂质层和第二杂质层的发射区，所述第一杂质层在从所述半导体基片的主表面至比所述第二深度浅的第三深度位置有第二导电型杂质浓度峰值，所述第二杂质层在所述第二深度与所述第三深度之间的位置上有第二导电型杂质浓度峰值，并且形成所述第二杂质层，使其包围所述第一杂质层。

在这样构成的半导体器件中，在把该半导体器件作为比如用于SRAM存储单元内的双极晶体管使用的情况下，利用MOS晶体管的源/漏区，能够形成双极晶体管。

其结果，在由MOS晶体管构成的存取晶体管和位线之间可设置双极晶体管，由此，流过存取晶体管的电流变为双极晶体管的基极电流，由于存取晶体管的电流与原来相比降低为1/(h_EF+1；h_EF电流放大率)，所以即使在电源电压下降的情况下，也能够获得较大的β系数。其结果，能够确保S.N.M.，使实现数据保持的稳定成为可能。

并且，在发射区，通过设置有第二导电型杂质浓度峰值的第一杂质层和有第二导电型杂质浓度峰值的第二杂质层，使发射区中杂质浓度变高，例如，在该发射区中，在连接作为位线的金属布线层的情况下，能够形成良好的欧姆连接，能够使SRAM存储单元的工作特性变得稳定。

此外，在所述半导体器件中，所述基区由MOS晶体管的源/漏区构成较好。

再有，在所述半导体器件中，在利用构成所述MOS晶体管的元件分离绝缘膜和栅电极包围的所述半导体基片的主表面上形成所述第一杂质层较好。

这样，通过利用元件分离绝缘膜和栅电极，在被包围的区设置第一杂质层，在其制造工序中，以栅电极和元件分离绝缘膜作为掩模，由于能够形成自对准的第一杂质层，所以可实现制造工序的简化，并能够防止因掩模错位造成的单元面积增加。

此外，在所述半导体器件中，形成所述第一杂质层，使其不与所述元件分离绝缘膜连接较好。

这样，形成第一杂质层，使其不与元件分离绝缘膜连接，能够防止在元件分离绝缘膜的边缘部分产生的集电区与第一杂质层的穿通，可预先防止元件分离绝缘膜边缘部分上耐压的降低。

此外，在所述半导体器件中，最好还设有与所述第二杂质层连接的、在达到所述集电区前向深度方向延伸形成的第一导电型的本征基区。

这样，通过设置第一导电型的本征基区，能够实现作为半导体器件的双极晶体管特性离散的降低，还能够实现使用低电压SRAM存储单元的高性能。

其次，在根据本发明半导体器件的其它方案中，配有：第一导电型的半导体基片；由所述半导体基片的主表面至第一深度位置形成的第二导电型的低浓度杂质区构成的集电区；从所述半导体基片的主表面至比第一深度浅的第二深度位置形成的第一导电型的基区；和从所述半导体基片的主表面至比第二深度浅的第三深度位置形成的由第二导电型的高浓度杂质区构成的发射区。