[发明专利]在集成电路上互连的接触及其制造方法

说明书

本发明涉及一种在半导体集成电路上制造多层互连的多晶硅对多晶硅接触的方法，更详细地说，涉及一种在互连的多晶硅化物层之间，形成低电阻的接触的方法与结构。

随着高解析度光刻技术与各向异性等离子体蚀刻等半导体制造过程技术的不断发展，半导体元件的特征尺寸也持续地缩小。特征尺寸的缩小，使得接触窗也随之缩小，结果引至更高的接触电阻。例如，目前通用的接触窗特征尺寸一般都小于0.5微米(μ)。这种与场效应晶体管(FET)一类的电路元件串连的寄生电容增高了以后，会降低电路的功效，这是非常不好的现象。另一个问题是接触电极(Rc)的分布很广，这也是非常不好的现象。

在半导体产业界中，通常会用许多层制定过的浓掺杂多晶硅/硅化物(一般称为多晶硅化物层)，来作为半导体元件的互连，然后再以金属层形成集成电路。在基板上各种多晶硅化物层和金属层之间，则用介层绝缘层(ILD)加以电性隔绝。这些介层绝缘层在多晶硅化物层之间具有一些接触窗(通孔)，以下将简称为绝缘层。超大型集成电路(ULSI)中，接触的数目远远超过一百万个，所以很重要的是各个接触都需要有很低的接触电阻(Rc)，而且彼此很一致。

已知技术中，使铝金属层次之间的接触有一致的低接触电阻的方法，是在物理气相沉积下一层次的铝金属之前，以同步溅镀的方式清洗接触窗，这样可以避免暴露在氛围时立刻形成氧化铝。但是，这样作需要在沉积工具上加装溅镀系统，不但妨碍了工具的效率，也使制造过程更为复杂。

硅化物/多晶硅(多晶硅化物)的双层结构，常用来制作动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、和微处理器等类的集成电路，在这些电路上作为FET栅极、字线、位线等半导体元件的一部份。但是硅化物/多晶硅(多晶硅化物)与硅化物/多晶硅(多晶硅化物)两层之间仍然会有高接触电阻的问题。图1中，说明了两层硅化物/多晶硅(多晶硅化物)制定层之间、一个传统典型的接触。图中的接触结构，是制作在上有绝缘层12的一面半导体基板10上。图中有第一多晶硅层，包括了第一多晶硅层14和第一硅化物层16，这两层另外也形成FET的栅极。然后沉积一层绝缘层20，用以电性隔绝第一多晶硅化物层，举例来说，可以利用化学气相沉积法(CVD)所沉积的氧化物。接着利用传统的光刻技术与各向异性等离子体，在绝缘层20内形成接触窗4，直到第一硅化物层16的表面。同样在图1中，在绝缘层20上和接触窗内沉积一层未经掺杂的第二多晶硅层21，作为通往第一多晶硅化物层16顶面的接触。在未经掺杂的第二多晶硅层21上，沉积一层掺杂的多晶硅层24。如果接触是制作在FET源/漏极区之类的细胞元接触区(N^-)上方时，未经掺杂的多晶硅层21可以避免多晶硅层24内的杂质扩散进入基板10而形成很深的接面。接着再沉积第二硅化物层26，就完成了第二层次的互连绕线层。最后利用传统的光刻与等离子体蚀刻，制定26、24、21等膜层的图案，形成了第二层制定的导电层。

但是，图1中的接触窗4在蚀刻时所残留的高分子很难清除，随后所用的光刻接触光掩膜也很难除去，使得像图1中的接触，很难维持一致的低接触电阻。例如，最小特征尺寸为0.5μ或更小的接触，接触电阻可以从低至100欧姆，高至超过2000欧姆。而且，以CH₄和O₂混合气体的等离子体蚀刻来处理硅化钨表面等类的介面处理，即使除去硅化物层16部份顶面以后，都不见得有效。另一方面，对接触窗内的硅化钨层16进行杂质注入，也无法使接触电阻很一致、很低。

因此，在半导体产业界中仍然殷切地需要更理想的方法，可以为这些互连的绕线层形成接触电阻很低的接触，又毋需为着降低电阻增加制造过程步骤，才能使制造过程更符合成本效益。

因此，本发明的主要目的是提出一种方法与结构，可以在多晶硅化物层之间形成电阻很稳定、很低的电性接触。

本发明的另一个目的是在提出上述的结构的同时，降低制造过程的复杂程度，使得制造过程更符合成本效益。