[发明专利]改进的处理系统外部存储器存取控制

说明书

本发明与下列美国专利申请有关：USSN    07/569，935、07/917，497、07/917，488、07/917，503、07/918，627、07/918，626、07/918，625、07/918，624、07/918，631、07/918，632、07/918，622、07/918，621。

除了列出的第一个外，全部相关申请都在同一天申请，并转让给本发明受让人，通过对其引用，按其完整性归并在此。列出的第一个相关申请在1990年8月20日申请，已转让给本发明的受让人，通过对其引用，也按其完整性归并在此。

本发明一般来说涉及处理系统，更具体地说涉及需进行外部存储器存取的处理系统。本发明尤其涉及一种改进的处理系统外部存储器存取控制，它通过建立起独立于外部存储器存取速率的外部存储器使能时间，减少处理系统的功率消耗。

如名称也是“改进的处理系统外部存储器存取控制”、目前待审的转让给本申请受让人的美国专利申请Ser.No.07/569，935中所叙述的，本技术领域中众所周知至少包括一个微处理器的处理系统。在这种处理系统中，通常需要由微处理器对外部存储器存取数据和/或指令。而且这种基于微处理器的处理系统，通常都具有在单位时间执行大量操作的高活动量时期，穿插着单位时间执行相对少的操作的低活动量时期。

为降低在低活动量期间这类处理系统的功率消耗，在已有技术中通常用降低微处理器的外部存储器存取速率的方法来实现，典型地是通过采用可变速率的振荡器时钟源，或是一个与微处理器配合的时钟分频电路来降低外部存储器存取速率。因为微处理器通过总线与外部存储器通信，因而外部存储器存取速率也可以称为总线存取速率。

上述在已有技术中通过降低外部存储器存取速率来降低低活动量期间功率消耗的方法，就数字式CMOS逻辑系统而言，通常都是有效的，这是因为数字式CMOS逻辑系统的功率消耗基本上与单位时间内发生的信号跃变次数成正比。事实上，数字式CMOS逻辑电路的大部分功率是在其内部信号和输入信号改变时消耗的，而相反地当其内部信号不变时它只消耗极少的功率。

然而，诸如随机存取存储器（RAM）器件和电气可编程的只读存储器（EPROM）器件之类的标准商售存储器器件不同于数字式CMOS逻辑电路，这些器件只要它们的使能输入保持在活动状态就要消耗功率。因而，这类器件的功率消耗除取决于存储器存取速率（芯片使能信号CHIP    ENABLE的跃变频度）以外还取决于存储器处于使能状态的时间总量（芯片使能信号CHIP    ENABLE保持为活动的时间总量）。尽管技术上能够得到只在内部和外部信号跃变时才消耗功率的RAM和EPROM器件，但这些器件会太复杂，而且从一项设计用于所有应用的经济尺度来衡量，这也是不利的。

在现行的基于微处理器的处理系统中，外部RAM和/或EPROM的CHIP ENABLE信号是在微处理器内译码得到的，或是由微处理器外部的逻辑电路从微处理器提供的总线控制信号译码得到的。典型的总线控制信号以8031类型的微控制器为例而言，包括地址线、ALE、PSEN^＊、RD^＊和WR^＊。这些总线控制信号的名称和功能对于各种微处理器/微控制器是各不相同的，但向微处理器外部的器件提供使能和定向信息的基本概念还是相同的。

已有技术对于这种应用和与之有关的那些应用的局限，就低功率处理系统的运行而言，在于当降低现行微处理器和控制器的存储器存取速率以图节省系统功率时，微处理器提供的总线控制信号的宽度（外部存储器使能时间）与该处理器的总线速率（外部存储器存取速率）成反比变化。因而，尽管处理器的外部存储器存取速率下降，但外部存储器使能时间却成比例地上升。因此，存储存取速率越慢，则外部存储器使能时间越长。外部存储器器件处于使能状态的时间比完成外部存储器器件存取所需的时间长得多，因而造成系统功率的浪费。